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robtall an HARDWARE DOKUMENTATION Betriebsdolcumentatjon Heft 1 Personalcomputer EC 1834 2., überarbeitete Auflage Karl-Marx-Stadt, 1988 CC) VEB Kombinat Robotron 1988 * * * BetriebsdokumefltatiOn * * * Personalcomputer robotron EC 1834 * * * * Inhaltsverzeichnis i. Einleitung 2. 2.1. 2.2. 2.3. Grundkonzept Allgemeine Einordnung der Ger8tetechnik Hardwareflbersicht Softwareflbersicht 3. GruppenverbindUngSplan 4. — — — — — — — — — — — — — — — — Betriebsdokumentatiofl Busrichtlinie (Auszflge) Systemplatifle Tastatur rloppy—Disk—Controller Floppy—DiSk robotron K 5601 Hard—Disk—ContrOller Hard—Disk K 5504 der GerHeserie VS Monochromatischer alphanum. BildschirmadaPter Monochrom. alphanum. Bildschirm K 7228 Farb/Grafik_Bildschirmadapter Monochromatischer Grafikbildschirm K 7229.25 FarbgrafikbildSChirm K 7234 Speichererweiterung Adapter fflr serielle Kommunikation (ASC) Adapter rar serielle Kommunikation (ASIC) Druckeradapter KIF—Adapter LAH-Adapter Bus—Verl8ngerung Stromversorgungseinheit 5. Diagnose 5.1. Eigentest 5.2. Dlagnosepaket BUS SYS TAS FDC P0 HDC NO ABA MAB FBA MGB FGB SE ASC ASIC DA KIF LAN BUV SVE BGH Achtung Diese Dokumentation entspricht dem Stand 03/88 und unterliegt nicht dem Anderungsdienst. 1.62.540117.8 (6ER) 085-3—000 850.53.0 1.001 4. flnieitung Die vorliegende Dokümentation dient in erster Linie zur Unter stützung der Qualifikation von Servicetechnikern für den PC EC 1834. GemSss der einheitlichen Kundendienstkonzeption des Kombinats Robotron soll der Servicetechniker befShigt werden, neue Gerate zu installieren und erforderliche Einstellungen vorzunehmen sowie Störungen am PC beim Anwender zu erkennen, die fehlerhafte Bau— gruppe zu orten und auszutauschen. Er wendet zur Fehlersuche haupts8chlich die bereitgestellte Diagnosesoftware an. Dazu ist es erforderlich, dass der Servicetechniker neben dem technischen Wissen auch Grundkenntnisse in der Bedienung der Hard ware, der Arbeit mit den Dienst— und Hilfsprogrammen und einen überblick über Betriebssystem sowie Standardsoftware besitzt. 2. Grundkonzept 2.1. Allgemeine Einordnung der Ger8tetechnik Mit dem Erzeugnis Personalcomputer EG 1834 0 beginnt der VEB Kombinat Robotron eine mit den RGW- Staaten abgestimmte Entwick— lungslinle hochjeistungsf8higer Arbeitsplatztechnik •Das Gerat ordnet sich in die 2. Generation der Personalcomputer ein und stellt eine neue Leistungsklasse dar. Gegenüber Büro— bzw. Personalcomputern mit 8— bit Verarbeitungs~ breite ist bei ann5hernd gleichem Material— und Energieaut— wand eine wesentliche Leistungssteigerung zu verzeichnen. Der PC EC 1834 ist kompatibel zum PC/XT und analogen Geraten. Damit bietet der VEB Kombinat Robotron eine kompatible Schnitt stelle, um die Breite der auf diesem Gebiet bereits zur Verfü gung stehenden Anwendersoftware nutzbar zu machen. Der Personalcomputer wird in verschiedenen Grundkonfigurationen, darunter Sologerate, vernetzte Varianten sowie Terminalanwen— dungen, angeboten. 2.2. Hardwareflbersicht Grundlage der Hardware ist das sowjetische Mikrorechnersystem K 1810 auf der Basis des 16—bit— Mikroprozessors lt 1810 im 86. Der interne Hauptspeicher (RAM) hat eine Kapazitat von 256 KByte und kann wahlweise auf bis zu 640 KByte erweitert werden. In der Systemeinheit befindet sich die gesamte Elektronik auf der waagerecht liegenden Systemplatine mit, je nach Ausstattung, bis zu acht senkrecht angeordneten, steckbaren Adaptern u.a. für — — — — — — — — Speichererweiterung monochromatischen alphanumerischen Bildschirm Farb/Grafik—Bildschirm Floppy—Disk Hard—Disk Netzwerk—Anschluss Anschluss V,24/IFSS Drucker Der PC kann mit ein, zwei oder vier 5,25“—Folienspeicherlaufwerken robotron K 5601 ausgerüstet sein. Bei den Varianten mit weniger als vier Laufwerken kann wahlweise zusätzlich ein Harddisk instal liert werden. Grundsätzlich wird für den Ansähluss des Hauptdruckers ein Gen— tronics— Interface zur Verfügung gestellt. Zwei oder vier Inter— faces V24 bzw IFSS gewährleisten den Anschluss zusätzlicher Peripherie wie Zweitdrucker. Plotter, Digitalisiergerät sowie spezielle Messgeräte. Die Kommunikation mit dem Computer erfolgt über monochromatischen alphanumerischen bzw. grafikfähigen oder Color/Grafik—Bildschirm und über eine Flachtastatur. 5 Y $ t e m P 1 a t i n e Prozessor: K 1810 WM 86 ROM: 32 K Byte m6glich (2 x 8 K gesockelt) RAM:256 K Byte Stromversorgung Hard—Disk 1 Floppy 1 Floppy 2 1 Anschluss Tastatur seriell ___ Netzschalter Erweiterungsmögl ichkei ten: 1. 2. 3. 4. 5. 6. 7. 8. 9. Speichererweiterung um 384 K Byte Monochromatischer alphanumerischer Bildschirmadapter Farb/Grafik— Bildschirmadapter ( belegt zwei Steckplätze Hard—Disk—Controller Floppy—Disk—Controller Adapter für serielle Kommunikation (ASC/ASK) Druckeradapter (Centronics) Busverlängerung KIF—Adapter 10. LAN—Adapter 2.3. SoftwareflbersiCht 2.3.1. Betriebssystem Das Standardbetriebssystem des PC 1834 ist das Betriebssystem DCP 3.20 (DCP Disk Control Program). E~ ist kompatibel zu den entsprechenden PC—DOS—versionen (DOS Disk Operating System). Der Kern des Betriebssystems besteht aus den Komponenten ROM—BIOS. der.u.a. die physischen Gerätetreiber, Testroutinen und die BOOT—Routine enthält; BIO.COM, die logischen Gerätetreiber; DOS.COM, das logische System des Kerns und Systemschni ttstel 10; COMMAND.COM, dem Kommandointerpret6r. PC—3 die Programmier— Die Kommunikation mit dem Betriebssystem DCP 3.20 erfolgt Ober den Kommandointerpreter COMMAND.COM, mit dessen Hilfe auf eine Vielzahl von Kommandos zugegriffen werden kann. Externe Kommandos befinden sich auf Diskette oder Festplatte, interne Kommandos beinhaltet der Interpreter selbst. Interne Kommandos realisieren u.a. das — Kopieren von Dateien — Anlegen von Verzeichnissen — Andern des aktuellen Verzeichnisses — Auslisten von Verzeichnissen — Löschen von Dateien und Verzeichnissen — Umbenennen von Verzeichnissen — Definieren von Suchpfaden ausfOhrbarer Dateien — Auslisten von Dateien sowie — Anzeige und Ausgabe von Datum und Uhrzeit Ober externe Kommandos können z. 8. fen werden: — — — — — — — — — — — — — — 2.3.2. folgende Funktionen aufgeru Formatieren von Diskette oder Festplatte Vergleichen von zwei Dateien Vergleich von zwei Disketten Kopieren einer Diskette auf eine andere Sichern von Dateien auf Disketten Durchsuchen von Dateien nach Zeichenketten Anzeige aller Verzeichnispfade und Auflistung der Dateien der Unterverzeichnisse Druck des Inhaltes eines Farb/Grafik—Bildschirmes Modus — Festlegung far Drucker, Bildschirm oder asynchrone Datenöbertragung Ausgabe von Dateien auf Drucker Einstellung der Tastatur—L~ndervariante Auswahl des Tastaturtyps und des Datum—/Zeitformate~ Kopieren des DCP auf ein anderes Laufwerk Konvertieren von SCPX—Dateien Di agnosesoftware Die Diagnosesoftware kann in zwei Gruppen untergliedert werden. Der maschinenresidente Teil der Diagnosesoftware befindet sich im ROM und fflhrt nach Einschalten des Computers einen Eigentest durch. Mit dem Eigentest kann das System aber nicht vollstSndlg getestet werden. Deshalb ist als zweiter Komplex ein Diagnosepaket vorhanden, das dem Anwender und dem Service—Techniker erlaubt, bei vermuteten Hardwarefehlern eine Diagnose des Systems vorzunehmen. Ober ein Rahmenprogramm werden die verschiedenen Testprogramme von der Diskette aufgerufen und sowohl Existenztests auf Vorhandensein der zu testenden Baugruppen als auch Diagnosetests durchgefflhrt, NShere Angaben zu den erwähnten Testprogrammen sind unter dem Hauptpunkt ‘Diagnose“ zu finden. 2.3.3. Standardsoftware Als Standardsoftware steht dem Anwender eine grosse Programmpaketen zur Verfügung. So unter anderem — Datenbanksystem REDABAS—3 — Tabellenkalkulation MULTICALC — Textprozessor TP — Gesch8ftsgrafik BGR — Informat ionsrecherchesystem Al DOS — Tourencptimierung TOUR — Bearbeiten von SCP—Disketten unter DCP — CAD—Systeme Anzahl von FUer das Erarbeiten von Programmen in Maschinensprache können Entwicklungswerkzeuge eingesetzt werden, die u.a. bestehen aus dem — Zeileneditor EDLIN — bildschirmorientierten Editor BE Makroassembler MASM — Linker LINK — symbolischen Debugger SYMDEB 2.3.4. Programmiersprachen Zur Erzeugung von Maschinenprogrammen können folgende problemorien— tierte Sprachen verwendet werden: — — — — — — — BASIC—Interpreter BASIC-Compiler Standard-BASIC T—PASCAL FORTRAN C—Sprache Modula-2 3. Technische Daten Netzspannung 220 V (187.. .242 V) Netzfrequenz : 47.. .63 Hz Umgebungsbedingungen : Einsatzklasse 2 nach TGL 26465 Temperatur +10 bis +35 Grad Celsius max. Temperaturgradient 15 (/h max. rel Luftfeuchte 80% bei 25 Grad C. Luftdruck 84.. .107 kPa Funkentstörung : entsprechend TGL 20885/12 F1,F3 sowie nach VDE 8718 und GOST 23511/79 Schutzgrad IP 20 nach TGL RGW 778 für das Netzteil der Systemeinheit und für die Monitore IP 00 für alle übrigen Funktionsgruppen Schutzklasse : 1 nach T~ 21366 Schalleistungspegel Leerlauf max. 52 dB ÄS Betrieb max. 65 dB AS Technische Daten der Systemeinheit GefSss : Netzteil Kombinierte Plast—Blech—Konstruktion bestehend aus — Bodenwanne und Deckel aus Blech, der deckel ist Werkzeug einfach zu öffnen — ROckwand und Vorderwand aus Plast — Aufnahme für die Datentr~gerlaufwerke — Netzschalteinrichtung und Anzeigeelemente ohne (SVE) mit Lüfter: Das Netzteil ist voll verkleidet und realisiert intern alle Schutzgflteforderungen bezüglich elektrischer Sicherheit. Abmessungen (mm) Breite 517 Masse : 16 bis 20 kg je nach Ausstattung Leistungsaufnahme: max. Kühlung : zwangsbelüftet, Luftaustritt nach hinten Netzschalter : integrierter Bestandteil des Netzteiles, über Gestänge von vorn bedienbar Betriebsanzeige (LED) Harddisk—Funktionsanzeige (LED) akustischer Signalgeber (programmierbar) Anzeigefunktionen Tiefe 406 Höhe 140 150W ErweiterungssteckplStze : 8 Pfltze für BLP in den Abmessungen 100 mm x 360/300/240/172,5 mm Aufnahmerahmen für Datentr3gerlaufwerke 1 x Harddisk—Laufwerk 2 x 5.25 zoll Floppy—Disk—Laufwerk oder 4 x 5.25 Zoll Floppy—Disk—Laufwerk Hinweis : Die technischen Daten der einzelnen Funktionsgruppen sind dem jeweiligen Kapitel der Betriebsdokumentation zu entnehmen. ~s, L.~S. tJ:,4‘t. ~rL~:ELEiNHUT 1 o‘~c~r 1043l2049•314 eIn ~ • 22. ‚NOt‘. 1 _________ l.13.00I210. 2 £e.lInq., ~ ] r 901-tnl.Iletw0$ 1.13.044200.2 ~ [_ZZ‘l ( waflrw — 024-0 ~1.2L00i77. 0 lT.~i1t~oV~ v24-2 4•1J3.~9~j7L_O_~ ~ ~. iaiie‘a _j •12‘20222.3 hu.9.l,7~°t5~TIfht ::::; :±1Pß!~3 ~1 1 ~ 1 ~ . L_..~ 4SW~ PL ~3‘O ‘a~~0-~~ 4 7,&/e# g~toSd IG~a 1.l3~42 WIJO .. ~ t“!±_~ ?~L;~ 3199001.0 IInd9l~AOIIltl WO 23.1202 1 ‚3 120310.2 — 1~ ~3-~10~02~ 70 ~?~« t.02h0IO? 2 J_?M~::% r~:::~;~‘~ -~t::~‘ — — 1 ~ff*RMr1 — — — 00 09 I-12l09102 0 ~ 1 93; 2200t4 J1 i~i - ~11 r-i 1 1 ‚ .o ‘00072 4 III 100910 2010*911134 •i 000074 1 ~ rj:~~trtttJ±l1 ~z‘~ ~t‘r‘1~ 0.02 090247 -9 11 12.110217.0 ~ r~e~i 11.92 110207 Sj Ii 110 II07aI_J_~ Slq.141pk, WflcnI~lflll~Ne‘ SPqId*l 7 0 9*91 3 0 10 • 49 10 lt In‘ ..00,I•hl,.9 Si 9 00.1.0., 044.111. 0 der 25~1~1~1~4~11 [.r~‘°~‘°-‘__j • 1 9‘ All00I9Il140l 0I‘~I9n ‚4—lt., .494 07220 l.bwOt. 1 9491 .414 07120 .14 9444 0 7129.20 •..lIkI 0*9 07734 1,9199.41141 ‚II, 07724,25 xflIt 94.0 3 1.13 liii 20, ~ -1, liOQ4‘4tW.» 0. 4130. 03 27.1 ———ji1~7~‘~.o~- e4. ~ ‘~ ~ Jz:~M-~— •0‘•0I. ~~•‚ j 40.740000 . 944W- Seco~ c A0044911.r ?r~ .J 10,1,3 II e*-An~ -. - ______ 44919101*III4ll9 1 j .E~ w- ~ ~ - ~ tl1220010.0 ii 0031,? Personal -Computer EC 1834 Grupp.nv.,blndu,ig spion 162. O06p02.4 117 ‚ * ** * ** * Betriebsdokumentation * B u 5 r 1 c h t 1 1 n 1 e (Auszöge) Personalcomputer robotron EG 1834 t * * * ** * * * * * * * * * Inhaltsverzeichnis 1. 2. 3. 4. 5. 5.1. 5.2. Allgemeine Grundlagen Signalbeschreibungen Signalpegel Mechanische Bedingungen Steckverbinderbelegungen Steckverbinder 96—polig indirekt Steckverbinder 62—polig direkt 1.62.540121.7 (GER) 085—3- 000 852.53.01.004 Stand: 03/88 1. Allgemeine Grundlagen Der BUS des PC EG 1834 wird durch Signalleitungefl und Leitungen zur Stromversorgung der Adapter gebildet. Bezeichnet wird dieser als Systembus. Er realisiert die Verbindung zwischen Systemplatine und den maxi mal acht Adaptern (Speichererweiterung, E/A—Adapter, BUS—Verl8ngerung) und steuert den Informationsaustausch zwischen diesen. Er ist geeignet zur Durchföhrung CPU- und DMA— gesteuerter Operatio nen. 2. Signalbeschreibungen Die Signale des Systembusses gliedern sich in folgende Signalgrup pen: Bezeichnung Anz. Leitungsgruppe Ltoen 0T5~- P0 16 Datenbus A19—A0 20 Adressbus Steuerbus DRQO—3, /DAGKO—3. AEN. TC — UMA—u. REFRESH—Steuerung 11 9 11CR. /10W, /MEMR, /I4EMW. — Zugriffssteuerung /IIEMCS1G, /BHE, ALE. /IOCHCK, l0t HR DV 11 IRQ9—12, IRQI4,15, IRQ3-7 — Interrupt RESETDRV 1 — Röcksetzen CLK, OSC 2 Takt 1100, N5P, 11511, N12P, 111211 8 Stromversorgung Bedeutung der einzelnen Signale: Signal EIA (bezogen auf Systemplatine) OSC A Beschreibung Oszillatortakt: Hochgeschwindigkeitstakt mit einer Zykluszeit von 68 ns (14.7456 14Hz) Tastverh8ltnis 1:1 Gilt A Systemtakt: Er entsteht durch Division des Oszillatortaktes durch drei und hat eine Zykluszeit von 203 ns (4,9152 MHz); Tast— verhSltnis 1:2 RESETDRV A Systemrdcksetzen: HIGH- aktiv, Rflcksetzen der Systemlogik nach Netz—Einschalten oder w8hrend eines Netzspannungsabfalls. synchron zum Taktsignal A19—A0 EIA Adressbits 19—0: HIGHaktiv, dienen der Adressierung der systeminternen Speicher— und E/A—Einheiten. werden vom Prozessor oder der DMA-Einheit geliefert D15—D0 EIA Datenbits 15—0: HIGH—aktiv, Datenbus fflr Prozessor, Speicher und E/A—Einheiten BU S—2 Signal E/A (bezogen auf Systemplatine) Beschreibung ALE A Adressenverriegelung: HI6H—aktiv, dient der übernehme gültiger Adressen in Adresslatch und der Verriegelung dieser mit H/L—Flanke, mit AEN verwendet dient es als Hinweis für gültige Prozessoradressen /IOCNCI( E E/A—Kanal Fehler: LOW—aktiv, Anzeige eines Parit~tsfehlers in Speicher oder E/A—Ein— heit bzw. Auswahl verbotener E/A—Adressen JOCHRDY E E/A—Kanal bereit: HICH—aktiv, im Normalfall HIGH; durch Speicher oder E/A—Einhelten auf LOW gesetzt wird die Verflngerung.der BUS— Zyklen um weitere Taktzyklen (203 ns) er reicht; darf nicht langer als 10 Taktzyklen auf L0W gesetzt sein, um REFRESH—Vorgang nicht zu unterdrücken IRQ9—12, IRQ14,15, IRQ3—7 E Interruptanforderung 9—12. 14. 15. 3—7: HIGH—aktiv; signalisiert dem Prozessor, dass eine E/A—Einheit einen Eingriff for dert, mit L/H—Flanke wird Interrupt ausge löst, Signale bleiben bis zur Quittung durch Prozessor aktiv Priorit~tsreihenfolge: 1R09 — höchste IRQ1O IRQ1 1 1R012 1R014 IRO1S 1 R03 1R04 IRQ5 IRQ6 1R07 — niedrigste /IOR E/A E/A—Lesebefehl : LOW—aktiv, ausgelöst durch Prozessor bzw. DMA—Einheit, Anweisung an E/A—Einheit, Daten auf Datenbus bereitzu— stel len /10W E/A E/A—Schreibbefehl: L0W—aktiv, ausgelöst durch Prozessor bzw. DMA—Einheit, Anweisung an DMA—Einheit, Daten vom Datenbus zu bber— nehmen /MEMR E/A Speicher—Lesebefehl: LOW—aktiv, ausgelöst durch Prozessor bzw. DMA—Einheit, Anweisung an Speicher, Daten auf Datenbus bereitzu stellen /MEMW E/A Speicher—Schreibbefehl: LOW—aktiv, ausge löst durch Prozessor bzw. DMA—Einheit, Anweisung an -Speicher, Daten vom Datenbus zu übernehmen BUS—3 Signal E/A (bezogen auf Systemplatine) Beschreibung DRQ1—3 E DMA—Anforderung: HIGH—aktiv. Anforderung von Peripherie-GerSten, um Zugriff zu DMA— Funktionen zu erlangen; Signal muss so lange aktiv sein, bis Anforderung mittels DACK—Leitung quittiert wird DRQI - höchste Priorit8t DRQ2 - niedrigste Prioritat /DACKI—3 A DMA—Antwort: LOW-aktiv, dienen zur Quittie rung der DMA—Anforderungen 1-3 DRQO A DMA—Anforderung: HIGH-aktiv, REFRESH-Anfor— derung vom Timer an DMA—Controller. aller 15 um aktiv /DACKO A DMA—Antwort: chen, dient Speichers AEM A Adress-Freigabe: HICH—aktiv, Anzeige dass DMA—Steuerung Kohtrolle Ober Adress—, Da ten- und Steuerbus erlangt hat TC A Ende—Z8hler: HIGH—aktiv, wird Endez5hler— stand eines beliebigen DMA—Kanals erreicht, liefert Signal HIGH—lmpuls E/A BUS HIGH-Freigabe: LOW-aktiv, zeigt an, dass auf höherwertigen Datenbits 15—8 gOl— tige Daten übertragen werden (bei 16—bit— Operation) E 16—bit—Speicherauswahl: 1MW—aktiv, signali siert der Systemplatine. dass die adres sierte Speichereinrichtung mit 16—bit—Zu— griffen betrieben werden kann /BHE /MEMCS16 LOW—aktiv, REFRESK-Kennzei fflr REFRESH des dynamischen M SP +SY+0,25V, Versorgungsspannung ungestützt M 514 —5V+O,25V, Versorgungsspannung ungestützt M HP +12V+0,6V, versorgungsspannung ungestützt H 12N —12Y+1,2V, Versorgungsspannung ungestötzt 14 OD Zentrales Bezugspotential (Masse) 3. Signalpegel Für alle logischen Bussignale müssen Sender bzw. de Pegel bereitstellen bzw. verarbeiten: Empfflnger folgen HIGH Sender Empflnger 2,4 2,0 LOW . . 5.25 V 0 . . . 5,25 V —0,5 BUS—4 . . . . . D,45 V 0,8 V 4. Mechanische Bedingungen Der Systembus ist auf der Systemplatine/MLL in Farm gedruckter Leiterzüge realisiert. Er verbindet die acht Steckverbinder, wel che zur Aufnahme der entsprechenden Adapter dienen. Die Steckverbinder sind in einem Abstand von 20.32 mm bestückt. Verwendet werden die Steckverbinder 96—polig nach EBS—G0 4007 (DIN 41612) Bauform R. Auf der Systemplatine befindet sich die Stecker— leiste, auf den Adaptern die Buchsenleiste. Zur Nutzung von international im Angebot befindlichen Adapterplat— ten mit direkten Steckverbindern wird in Sonderf3llen die System— platine mit folgender Bestückung ausgeliefert~ zwei Steckpl3tze mit direkten Steckverbindern 62—polig nach DIN . fünf Steckpl8tze mit indirekten Steckverbindern. Die Adapter sind in beliebiger Reihenfolge in den Steckverbindern steckbar. Ausnahme bildet der Steckverbinderplatz 8 (nahe der SVE); er ist reserviert für spezielle AnwendungsfSlle. Der Steck— verbinderplatz 8 ist in Varianten mit BUS-Verl8ngerung für den BUS-Erweiterung‘sadapter vorgesehen, welcher mit einem Kabel von max, im LSnge die Möglichkeit bietet, den Systembus zu verlSngern. Die Grösse der Adapterleiterpiatten sind 100 mm x 360/300/240/i72,5 mm. Die max. Bauhöhe auf den Adaptern betr8gt 13,5 mm. Auf Jedem Adapter ist gewihrleistet, dass alle Betriebsspannungen (auch nicht genutzte) gegen Masse mit Entstörkondensatoren 47 uF und 0.1 uF abgeblockt sind, Die Strombelastbarkeit pro Adapter bei II SP l8sst max. 3,4 A zu. In der Summe aller acht Adapter können bei N 5P = 14 A, bei N 12P = 2 A, bei M 511 0,3 A und bei 11 12N = 0.25 4 verbraucht werden. 5. Steckverblnderbelegungen 5.1. Steckverblnder 96—polig Indirekt Röckwand der Systemeinheit 4 B N 00 RESETDRV II 5~ 1R09 N SN DRQ2 14 1214 II 12P 14 00 /MEMW /MEMR /10W 11CR /DACK3 DRQ3 /DACK1 OROI /DACKO CLI( IRQJ IRQ6 IRQS IRQ4 TRQ3 /OACK2 TC ALE N SP OSC 11 00 II 00 * 1 * * * * * * * * 5 * * * * * * * * * 10 C * D8 09 010 Dli 012 013 014 015 * * * * * * * * * * * * * * * * * * * * * * 15 * * * * * * * * * * * * * * 20 * * * * * * * * * 25 * DRQO * • * * * TRab IRQ11 IRQI2 1R015 IRQ14 /MASTER * * * * • * * * * * * * * * * 30 * * * * 14 SP * 32 • * * /MEMCS16 /IOCHCK 07 D6 * 04 03 02 00 IOCHRDY AEH A19 418 A17 A16 Als 414 413 412 All 410 49 48 47 AG 45 A4 43 A2 41 40 /BHE 5.2. Steckverbinder 62—polig direkt Rbckwarid der Systemeinheit 8 A N 00 RESETDRV II 5p IRQ9 N5N DRQ2 N 12N 1 * * * * * 5 * * * N 12P N 00 /MEMW /MEMR /10W /IOR /DACK3 DRQ3 /DACICI DRQ1 bACKe CLK 1R07 IRQ6 IRQ5 1R04 1R03 /DACK2 lt ALE II 5P OSC N 00 * * /IOCHCK D7 * 06 * D5 *04 * 03 * 02 * Dl * D0 * IOCHRDY * AEH * A19 • * 10 * * * * * * * 15 * * “ * * * * * * * 20 * * * * * * * * * * 25 * * * * * * * * * * * 30 * * *18 *17 A16 Als Al4 A13 *12 All AlO A9 Aß *7 *6 AS *4 *3 A2 Al *0 * * * * * * * * Betrlebsdokumentation * * * * Systemplatifle (TypOl3—1200) Personalcomputer robotron EC 1834 * ** * * * **** Inhaltsverzeichnis 1. 2. 3. 4. 4.1. 4.2. 4.2.1. 4.2.2. 4.2.3. 4.3. 4.4. 4.5. 4.6. 4.7. 4.8. 4.9. 4.10. 4.11. 4.12. 4.12.1. 4.12.2. 4.12.2.1. 4.12.2.2. 4.12.3. 4.12.4. 4.13 4.14. 5. 6. 7. verwendung und Einordnung Tech%ische Daten Konstruktiver Aufbau Funktionsbeschreibung Allgemeine Übersicht Adressen—Zuordnung Speicher—Einteilung E/A—Adressenbereiche (Gesamtsystem) E/A—Adressenbereiche (Systemplatine) Takterzeugung Mikroprozessor/Co—ProzessOr Systemzeitgeber Paralleles Peripheres Interface system—unterbrechungen ROM—SpeIcher RAM—Speicher E/A—Adresslerung DMA—EInrichtung Byte—Swap—Logik Anwendungszweck Wortzugriff auf Speicher mit 8 Bit—Datenbus Speicher Schreiben Speicher Lesen E/A—Zugriff auf Tor mit ungerader Adresse DMA—Zugriff auf ungerade Speicheradresse HMI—Register Tastatur—Anschluss Kontaktbelegung der Steckverbinder mit KurzzelchenObersiCht Elnstellvorschrlft Wartungsvorschrlft 1.62.540131.3 (6ER) 085—3-000 851.53 01.001 1. Verwendung und Einordnung Die Systemplatine ist die zentrale Baugruppe des Personaicomputers EC1834. Sie enthSlt alle zur Steuerung des ßerStes notwendigen Funk— tionSgruppen. Die Steuerung des Gesamtsystems übernimmt der Mikroprozessor mit Hilfe einer Anzahl von hochintegrierten Peripherie—Schaltkreisen. Als Ar beitsspeicher sind auf der Systemplatirie 256 KByte RAM integriert. Die CPU hat die MOglichkeit, 1 MByte Speicher zu adressieren, Jedoch ist nur der Einsatz von max. 540 KByte als Vordergrundspeicher sinnvoll, bedingt durch die Speicherverwaltung von DCP. Verwendung findet der Mikroprozessor 1CR 1810 WM 86 (analog i8086) mit 16—Bit—Datenbus und 20—Bit—Adressbus im Zeitmultiplexbetrieb, der Wortzugriff auf den Speicher erm8glicht. Die Arbeit mit der Peripherie erfolgt im Byte-Zugriff. Der Co—Prozessor 1CR 1810 WM 87 (analog i8087) entlastet die CPU von arithmetischen Operationen (Option). Acht Steckplftze bieten die MOglichkeit, Peripheriebaugruppen über Adapter anzuschliessen bzw. den Speicher mit 384 Kßyte—Steckkarten als Vordergrund— oder als Hintergrundspeicher zu erweitern. Auf der Systemplatine befinden sich weiterhin Steckverbinder für den Anschluss der Tastatur sowie för den Tongeber. 2. Technische Daten Leiterplatte 240 mm x 360 mm MIL Steckverbinder X4,X5,X6 Steckerleiste 2-pol. 202/1 TGL 55055 X7 Buchsenleiste 9—pol. 201—9 EBS-G0 4006/O1—2—V 6K2 LP abgewinkelt X1.1. . .X1.8 Steckerleiste 96—pol. 332 EBS—G0 4007 Betriebsspannungen SP (÷5V 5%) 12P (÷12v +5%) Mikroprozessor. Coprozessor als OptionDatenbus 16 Bit Adressbus 20 Bit Taktfrequenz 4,9152 MHz Speicheradressraum 1 MByte E/A-Adressraum 64 KByte 15 priorisierte lnterrupt—Niveaus Operativspeicher 256 KByte dRAM mit Parit8tskontrolle erweiterbar auf 640 KByte Festwertspeicher 32 KByte Bauelementebasis Mikroprozessor 1CR 1810 WM 86-5 MHz analog 18086 Arithmetischer Coprozessor 1CR 1810 NIl 87 1808? Progr. lnterrupt—Controller 1CR 580 NIl 594 182594 Taktgenerator 1CR 1810 GF 84 i8284A Bus—Controller 1CR 580 WG 88 18288 Progranmierbares Peripheres Interface (PPI) 1CR 580 NW 55A 182554 programmierbarer Intervall— Timer 1CR 580 WI 53 18253 DMA—Controller 1CR 580 1K 57 1825? 64 K x lblt dRAM U 2164 C20 8 K x 8 EPROM U 2764 CC25 — EMR fOr rastaturinterface UC 8821 II — 2 K x 8 EPROM tOr EMR U 2716 C39 Erg~nzungsschaltkrelse der Serien STTL und LSTTL ~. Konstruktiver Aufbau Die Systemplatine Ist eine MehrlagenleiterPlatte mit 4 Informationse— benen, Masse— und Stromversorgungsebene der •Gr8sse 240 mm x 360 mm und ist waagerecht in der Systemeinheit montiert. Sie besitzt drei Steck— verbinder tOr den Tastaturanschluss (X7), den Tongeber (X4), die BetriebsspannungSanzeige und acht Steckverbinder X1.1 bis X1.8 tOr den Anschluss von 8 externen E/A—Einrichtungen mit Speichern Ober spezielle Adapter (z. 8. Monitor tOr alphanumerische Darstellung, Farb—/Gratikadapter, Floppy Disk, Hard Oisk, serielle Schnittstel— len) Die Ger8tekonfiguration (Speicherausstattung, Typ des Monitors. Anzahl der Floppy Disk ist am nIL—Schalter St einstellbar. 4. ~unktionsbeschreibung 4.1. Allgemeine Obersicht Die Steuerung erfolgt mit einem Mikroprozessor des Typs K 1810 WM 86 (analog 18086), der eine Datenwegbreite von 16 Bit besitzt und einen SpeicheradressbereiCh von 1 MByte ermöglicht. Der Prozessor wird im Maximum—Modus betrieben, so dass als Zusatzeinrichtung ein Coprozessor des Typs K 1810 NIl 87 (analog i8087) eingesetzt werden kann (Stecktas— sung ist vorhanden). Der Prozessor arbeitet mit 4,915 MHz; diese Frequenz wird von einem Quarz der Frequenz 14,7456 MHz mittels Teilung SYS_3 durch 3 gewonnen. Aus der Quarzfrequenz lassen sich die üblichen Baudraten der Obertragungseinrichtungen durch einfache Teilung ablei ten. Bus—Zyklen bei Speicheroperationen dauern vier Taktzyklen von 203,5 ns, d.h. 814 ns. Dem gegenüber dauern E/A—Buszyklen generell fünf Taktzyklen, d. h. 1,0i7 us. Der Prozessor wird durch einige LSI—Erg~nzungsschaltkreise unter stützt, die vier 20—Bit DMA—Kanale, drei 16—Bit Zeitgeber—Kan8le und 15 priorisierte .Interrupt—Niveaus realisieren. Drei der vier DMA—Kan8le stehen auf dem Systembus zur Verfügung und können für schnelle Datenübertragungen zwischen E/A—Einrichtungen und dem Speicher ohne Prozessoreingriffe verwendet werden. Der vierte DMA— Kanal wird für das Refreshen der dynamischen Speicher sowohl auf der Systemplatine als auch auf Speichererweiterungs—Adaptern verwendet. Dazu wird ein Zeigeberkanal so programmiert, dass er periodisch einen DMA—Zyklus anfordert. Mit dem dadurch ausgelbsten Speicher—Lesezyklus wird ein Refreshen aller dynamischen RAM—Schaltkreise bewirkt. Alle DMA—übertragungen dauern 8 Prozessor—Tpktzyklen bzw. 1,62 us (falls die Ready—Leitung nicht deaktiviert wif‘d). Die drei Zeitgeberkanfle werden folgendermassen benutzt: Kanal 1 für die periodische Anforderung von Refresh—Zyklen, Kanal 2 für die Toner— zeugung mittels des Tongebers und Kanal 0 als Konstant—Zeitbasis für den Systemzeitgeber. Von den 15 priorisierten Interrupt—Miveaus stehen 11 auf dem Systembus für die Verwendung durch Adapterkarten zur Verfügung. Drei Interrupt—Miveaus werden auf der Systemplatine verwendet. Das N*veau 0 mit der höchsten Priorität ist mit dem Zeitgeberkanal 1 verbunden und erzeugt eine periodische Unterbrechung. Das Niveau 1 ist mit der Tastatursteuerung verbunden und erzeugt bei Empfang jedes Scan—Codes von der Tastatur eine Unterbrechung. Die nichtmaskierbare Unterbrechung (NMI) des Prozessors wird für die Behandlung von Paritätsfehlern, die Zusammenarbeit mit dem Co—Prozes sor sowie für die virtuelle I/O—Adressierung genutzt. Die Systemplatine enthält RAM—und ROM— bzw. EPROM—Komplexe Die RAM— Ausstattung beträgt 256 KByte mit Paritätskontrolle, die ROM—Ausstat tung 32 KByte ohne Paritätsprüfung. Der ROM—Bereich enthält den Anfangstest nach Rücksetzen, einen Disket— ten—Bootstrap—Lader sowie das ROM—BIOS. Die Startadresse der CPU nach Rücksetzen liegt ebenfalls im ROM. Der Programm—Anlauf beginnt ab der Adresse FFFFOh w — CD 9 0 -~ 0‘ — CD 0 ~ — — 0 (0 -v —< w (-0 0 -~ „ w L—b~ -. x 0z fl “n -aol 0~ an — — - 01 1—I-Z X 0 0 = z w -n fl—‘~‘---fl 0wfl00 0r-a0,~00 0 0-00 0 fl 0 00 „ ~1 W~ o, n 0 =~ CD -. 0 00 0 • —.4 CO 0 CD 01 ~ 0(0 CO -1, -. 01 (.0 = 00‘— — —® ZU) 0-0 poaB 0. r.3 CD a0., ~1 wo. flCD.-.4 < 03— 0 -‚ ‚ -. rn ~ w ~ a ‚0tt0 CD Et~~ -‚ CD (DZ 0 -& —m -‚ ~ CD Zob (0 — -‚ ~Z 0~flO = 0. Z (0 N CO 1 CD7~ (0 CD 0)~W c z CD 0001 -‚ (0 CD 0 CO~o. CD O1CD0 .40 ~DZ -‚ ob 0 -* 0 x ~= 0.0 ob. -= 0 • —(~1 ~ ‚~0 %~0 0 ‚~ ‚~ CD 0 0 0 ~‘4 01 ~ ~ 0 0- - (0 (0 ‚.3 to 0 0 0 0 o (0 = O — O 0 —.4 CD r -‚ (00 ‚ ~1 CO o x ~ n CD (‚3 CD a (0 0 0. (0 0 CD ~ = o CDCD0. —,‚CD CI—, LCD CD—< -~00 Co (‚3 CD a 0 0 0 0 01 0 CD -. ob .4 0 ex (an ~<0 (0 —~ o.fl3 0~0~O 00000 00000 00000 ra‘——- 00 — r~JCOC)W ~01~fl~0 = CD X ob N - 0. 1 CD (0 (0 CD -‚ (0 (4 0 CD 0 = CO = .4 CD fl 0 ~ 0 (0 0 CD - r‘z • 0. z 0 z CO N 0 0 ~ 0. -‚ CD 01 w CD ro - 0.ECD €4Ca ‚3 < 0 Ca 0 — 0 fl CD 0i 0 0fl0. 0 fl CD 0 ‚3 c 0-11 0 CD 0. 00< CD -‚ 0 -~CD~ 0 Ca0 c40 1 CD aao CD » ~ CD .4 .-3 0. CD 0 CD Ca ‚3 .3C#‘3 CD a,0.C4CD CDOI€€ CD0CD1—~ Ca.4a Ca-~CD CD CDet 9_~ 0~0. ~Z=~= —J CDXC Ca =OCO CD CaCDCaa Ci OOCD 0€‘ -* CD — Ca -o .-~ 0 Ci ~ CD 1 CD CD CD Ca Ca ~r- —0CD CD OP3CACD 0€r NI -‚ ~ a ECtoa CCA1 CaUCDO CDNZ.30 0, Ca CD .3 €4 CD 1 0 ~ a CD €4 CD 0 C+ CD 0 —~ Ca (.2 -n -J (.3 ‘i n ~ 0 (4 CD -n 0 -n 0 < CD .3 (.2 (.2 Cti Ca »v WO 0 ~-iaCD.3 O~+CDCD .3 .3CO_~ CDl~ CDa CDCD~ CD—J-~CWiCa—0 1 %~ CACa C0o—=C4~ CD-~CO~CD-~-4CD-o_~-, CD 1 CD~ Ca 0 WO) CD ~ ZZCflC C C0OCa~.3 ECDP3COO.C) CDw CD,~ -iv i —~CD a‘ ~mCD 00 (fl Ca CA 0 0 CD €4 CD 0 0~.3-. ZCD CD— ~0 0W CD CD -~ —*-‚ Cii — .4 .3 0 •o CD Ca -2 CD (3‘ CD .3 -~ (.2 ni 0 ni 0 (,2 (.3 (-2 CD ‚3 0. CD 0 1 i CD 0 ~ —~ - -~ X 0 = I-~ (3) -o — C CD 1 -a ‚1 (.2 CD Ca -n n (.2 P2 Fø 0 (0 P3 Ca CD .3 .3 P3 Cii o Cii 0 -C CD P3 ‘i -n ‘1 0 P3 0 X 0 P3 0 -n P3 0 0 1 t CD P3 -J -n P3 ~.J 0 1-1 Ca o — Ca -o P3 C CD C4 a -~ CD 0 .-J 0 0 CD — rP—~cf0—~ CD CD CD CD -~ .3 CD 0 €4 0 CD 1 -~ CD 1 €4 CD Ca ~ 1 .3 -v CD .3 ~ -o 0 0 -o CD 0 ~ 1 1 > 0 0 .3 ~ .4 ~ a .3 4 e 1 1 €4 CD CD — CI CD .3 P3 Ca 0 Ca P3 Ca .— €4 Ca CD 0 CD CD 0 0 -‚ ~ 0 ‚3 0 C C CD Ci CD Ci i fl ‚3 CD CD CD CD — .3 — ‚3 0 0 0 CD 1 0 ‘1 (33 -d 0 (0 ~o „ (0 (0 ~ 0 Ob .3 0 -n 0 11 (0 » 0 -n (.2 (.2 0 W 00 CO 0 c 0 CD 0 CD €4 9 Ca €4 CD Ca P3 ‚3 CD CD 0 .3 CD CO — €4 Ca CD -2 CD ~3 0 €4 CD ‚3 0 0 -v — 1 ~ 0 ~d ‚i 0 0‘ 0 0 0 CO -n 0 W 0 Ca .4 Ca .4 CD ~ — ~ CD 0 — 0 0 -n 0 > 0 1 0 €4 .3 -‚ C 0 €4 1 fl 0 0 CD — — 0 0 0 n 0 (.3 0 2< CD .3 €4 -~ .3 -C CD Ca CD .3 11 -q 0 0 F~l 0 CD ‚3 CO 0 €4 CD ‚3 C — CD Cii ‚3 » a CD 0 €4 CD .3 1 ‘i ‚-C ~( — 0 n — 0 0 CO OK 0 ‚3 CD 0 C Ca 1 < €4 — .CD 0 -~ . -1 Ca CD CD Ci ~ 1 .4 CD 1 t z 0 Ca 1 Cii 0 0) = CD -~ Z — Cii ‚1 — I~ 0 Cii .3 P3 — n, P3 — 0 — Ca CD ‘3 €4 r — CD 0 Ca CD .3 1 9 —1 (fl -q 0 0 .C. 0 CD ‚3 — -2 ‚3 0 -. 0 0 0 — ~ .3 ~i c 0 e+ 1 .—. ‘i (0 0 0 P3 0 CD .3 — -2 1 (.3 0 0 — .3 0 ~€. 0 0 — « 0 0 0 CO 0 0 €4 c 0 0 ‚3 Cii a ~1 CD Ca Ca CD = CD 9 CD €4 Ca 1< 0 CD Ca CD 9 .4 Ca 0 CD Ci CD CD CD Ca Ca CD 0 0. Cii P3 P3 4.2.3. E/A—Adressenbereiche (Systemplatine) Hex. Adr. R W Datenbus 07.. .D0 00 x x 01 x x CH—0 DMA Address: A7 bis *0 lt F/L = 0 A15bis Aß lt F/L 1 Terminal Gount Cl bis CO lt F/L = 0 Rd,Wr,G13 bis C8 lt Fit = 1 02 : 07 08 08 analog tör CH—1 bis CH—3 x MODE SET STATUS 20 21 21 21 21 20 20 x x x x x x x Write Write Write Write Write Write Write 40 41 42 43 x x x x Load Gounter 0 ‚ •‚ 1 2 Write Mode Word x 40 41 42 43 x x x x 60 61 62 63 x 82 83 80 81 1GW 1GW 1GW 1Gw 0GW 0Gw 0GW DMA AL 0 1 2 3 4 1 2 3 (X‘13‘ (X‘08‘ (X‘04‘ (X‘09‘ TCS EW 0 0 — — — - x Write DMA Pa9e Register X x x ENO TCO EDGE, CASCADE, 1CX4) mi— IMT.ADDR 8) tiali— 1R02 SLAVE) sierung 8UFFRD, 8086 MODE) PIT x X EHI TC1 (5C1,5C0,RL1,RLO,M2,M1,M0,BCD) Tast~ncode oder S1 Steuerbits Statusbits Write GMD/MODE—Register x EN2 TC2 PIG1 Read Gounter 0 1 ‘ 2 Mo Operation x RP EN3 UP TC3 PPI (X‘99‘) CH-2 (0,0,0,0,A19,A18,A17, *16) ‘ ‘ “ CH—3 ‘ ‘ CH—1 Read MMI Address: 47 bis 40 Read MMI Address: 0, 0, 0. 10W, IOR, BHE, A9, 48 A0 A0 x x Set MMI Mask Glear MMI Mask (X‘80‘) (X‘QO‘) CO Cl x x Write ICW1, OGW2 bzw. OGW3 ) Write IGW2, ICW3 Q(‘02‘ SLAVE ID) ) sIehe 20, 22 ICW4 bzw. 0GW! PIC2 SYS—7 4.3. Takterzeugung Zur Takterzeugung wird der Taktgenerator 8284A 1043) eingesetzt. ser Schaltkreis erfüllt drei Funktionen: Erzeugung des Systemtaktes und zweier weiterer Takte — taktbezogene Bildung von RESET nach Etnschalten — taktbezogene Bildung von READY für die CPU Die Der Taktgenerator bildet folgende rakte: — CLK = 4,9152 MHz 20~ ns als Systemtakt — PCLK = 2,45 MHz = 406 ns (intern) — OSC = 14.7456 MHz= 68 ns (Quarzfrequenz) CLK und OSC sind auf den BUS geführt, PCLK wird nur intern genutzt. Am RDY— und AEM—Eingang des Taktgenerators kann die CPU von der Periphe rie in den WAIT-Zustand gesteuert werden. Dies wird während des DMA— Betriebes genutzt, und auch langsame Speicher und E/A—Einrichtungen schalten die CPU in den WAtT-Zustand. 4.4. Mikroprozessor/Co—Prozessor Als Mikroprozessor findet die CPU 8086 [D20) Verwendung. Sie besitzt einen gemeinsamen Adress— und Datenbus mit 16 Daten— und 20 Adresslei tungen, die aber Latch—Register bzw. Treiber geführt werden 102, D25, D26 für Adressbus; 0 21, D23 für Datenbus]. Die CPU arbeitet im Maximum—Mode (MN/MX=LOW) und kann mit dem Arithme tik—Prozessor 8087 zusammenarbeiten. Beide Prozessoren sind dann über die Signale /TEST—/BUSY miteinander verbunden. Die Steuerung der Bus—signale übernimmt der Bus—Controller 8288 [04). Er decodiert die Statussignale des Prozessors und leitet daraus die Steuersignale für die Adress—Latch—Register sowie die Datenbus—Treiber ab. Weiterhin übernimmt er die Steuerung der Interrupt—Bestfligung und bildet die Signale Speicher lesen (/MEMR), Speicher schreiben (/MEMW), E/A—Tor lesen (/IOR) und E/A—Tor schreiben (/10W). 4.5. System—Zeitgeber Die Systemplatine des EC1834 enth3lt drei programmierbare Zeitgeber, die mit einem Timer—Schaltkreis 8253 1053) realisiert sind. EG? die Systemprogramme ist dieser Timer—Schaltkreis eine Einrichtung mit 4 E/A—Ports; drei E/A—Ports sind die Zeitgeberwerte—und der vierte (Ausgabe—) Port ist das Register zur Modus—Steuerung. Die drei Zeitge— berkan~le werden im PC EC1834 folgendermassen verwendet: Kanal 0 — Kanal 1 — Kanal 2 — Allgemeiner GATE 0 : CLK IM 0 : CLK OUT 0 : System—Zeitgeber 1 1,23 MHz IRQO für Interrupt—Controller Generator für Re-fresh—Anforderungen GATE 1 : 1 CLK IN 1 : 1,23 MHz CLK OUT 1 : 15 Us Signal als Anforderung Tongenerator für Tongeber 6ATE 2 : Bit 0 von Port X‘61‘ PPI CLK IM 2 : 1,23 MHz CLK OUT 2 : Ansteuerung Tongeber SYS-8 Der TIMER—Schaltkreis wird mit der halben Frequenz von PCLK, also 1,23 MHz, getaktet. Kanal 0 als allgemeiner System—Zeitgeber löst nach jeweils 100 ms einen Interrupt flberIRQO zur Einstellung der Sy~temzeit aus. Kanal 1 dient zur Refresh—Anforderung für die dynamischen Speicher und bildet nach jeweils 15 us das Signal DROO für den DMA—Schaltkreis, welches der Beginn eines Refresh—Zyklusses ist. Mit Kanal 2 wird der Tongeber angesteuert. Die Impulsfolge für den Tongeber kann ausserdem noch vom PPI Ober den Eingang GATE2 des TIMER— Schaltkreises beeinflusst werden. 4.6. paralleles Peripheres Interface Der Schaltkreis 8255A [D54] ist ein paralleler Port mit drei Kanälen und dient der Abfrage bestimmter Zustände und der Ausgabe von Steuer— signalen auf der Systemplatine. Die Kanäle können einzeln wahlweise auf Ein— oder Ausgabe programmiert werden. Kanal A ist auf Eingabe programmiert und fragt den Konfigurationsschalter St ab, Kanal 8 Ist auf Ausgabe und Kanal C auf Eingabe programmiert. An Kanal B und C sind Steuersignale aktiv. Die Belegung der PPI—Bits zeigt folgende Tabelle: X‘0060‘ (Eingabe) X‘OOGl‘ (Ausgabe) X‘0062‘ (Eingabe) PA2 PA3 0 0 PA 0 1 2 3 4 5 6 7 IPL von Diskette Coprozessor installiert RAM ) Ausstattung RAM ) Display—Typ 1 • “2 ) Anzahl der ) DiskettenlaufwerKe P8 0 1 2 3 4 5 6 7 Steuerung Zeitgeber—Kanal 2 Steuerung Tongeber P2D des EMR (UC 8821M) PC 0 1 2 3 4 5 6 7 Enable RAM PCK Enable I/O CH CK P32 des EMR (UC 8821M) P33 des EMR (‘ — — — — — — P34 des EMR (UC 8821M) Zeitgeber 2 (CLK OUT 2) I/OCHCK PCK RAM—Ausstattung 256 K SYS—g ) ) ) Schal— ter 51 ) (GATE 2) PA4 P45 o 1 o o reserviert 1 1 Farbmonitor 80x25 (slw—Modus) slw—Monitor P46 P47 o o 0 1 0 1 1 0 1 Display—Typ — Anzahl Disketten—Laufwerke 1 2 3 4 4.7. System—Unterbrechungen Mit dem MMI des Mikroprozessors und zwei Interrupt—Controller—Schalt— kreisen 82594 348,049] sind im PC EC1834 16 Unterbrechungsniveaus realisiert. Sie sind (in absteigender Priorität) folgendermassen zuge ordnet MMI RAM—Parithsfehler (Systemplatine bzw. RAM—Er weiterung), verbotene E/A—Adressen oder wahlweise Coprozessor Interrupt—Controller (82594): IRQ0 IRQ1 IRQ2 IRQ8 1R09, 10,11 12.14,15 IRQZ3 1R03 1R04 IRQS IRQ6 1R07 System—Zeitgeber ) Tastatur ) Kaskadierung ) DMA—Endez5hler Refresh) systemplatinen—intern frei verfügbar reserviert/wahlweise Coprozessor serieller Adapter 2 bzw. KIF—Adapter serieller Adapter 1 Festplatten—Adapter Disketten—Adapter Drucker—Adapter Es sind vier unterschiedliche Quellen vorhanden, die einen MMI auslö— sen können. Alle Quellen werden auf den MMI—Eingang der CPU geführt. Beim Eintreten folgender Zust3nde wird ~in MMI ausgelöst: — Arithmetikprozessor (z.B. Division mit NulJ) — MPMPI — PariUtsfehler des Systemplatinen—RAM —/PCK — ParltStsfehler von Speichererweiterung oder Peripheriebaugruppen /IOCHCK — virtuelle E/A—Adresslerung — /IOCMCK Durch den Einsatz von zwei Interrupt—Controllern ist es möglich, mit 15 maskierbaren Interrupt—Ebenen zu arbeiten. Die Kaskadlerung von zwei Interrupt—Controllern erfolgt so, dass der IMT—Ausgang des Slave an elne~ .IRQ—Eingang (Interrupt—Request) des Masters geführt ist (IRQ2 an 049). Das INT—Signal des Masters bewirkt bei der CPU die Interrupt— Anforderung INTR. SYS—1o Die Anerkennung des Interrupts wiederum übernimmt der Bus—Controller und bestimmt den Zeitpunkt. zu dem der den Interrupt auslösende Controller-Schaltkreis seinen lnterrupt—Vektor auf den Datenbus legt. 4.8. ROM—speicher Der ROM-speicher auf der Systemplatine besteht aus 2 (max.4) EPROM—Schaltkreisen 8 K x 8 Bit K 573 RF4 bzw. U 2764 C25 [D100.1O1,D115.116]. Er ist als 8 K x 16—Bit—Speicher realisiert; der Code für gerade bzw. ungerade Adressen befindet sich jeweils in unterschiedlichen Schaltkrtisen. Der Adressenbereich des ROM—speichers befindet sich am Ende des gesam ten 1 MByte CPU—AdressenbereiChs ab Adresse FB000h. Es wird keine parit8tsprüfung ~usgeführt. daför erfolgt eine pr~fsummenbildung Ober alle vier Schaltkreise. Die Decodierung einer Speicheradresse fUr den ROM Obernimmt ein 8fach—NAND [05], das bei aktiven Adressleitungen A15. . .A19 das Signal /ROMADRSEL bildet. Damit wird ein 1—aus—8.—DecOder SEOS [066] freigege ben, der aus der Adressleitung A14 entweder die Speicherbank ab F8000h [D115.D100] (A14=LOW) oder ab FC000h [D116,D1OI] auswShlt (A14HIGH). 4.9. RAM—speicher Der RAM—Speicher auf der Systemplatine besteht aus 36 RAM—Schaltkrei— sen 64K X 1 Bit U 2164 C2O. Er ermöglicht 16—Bit—Zugriffe durch die CPU. Organisationsmhsig ist er als 128K x 16 Bit aufgebaut. Eine Paritatslogik ergänzt jedes Byte auf gerade Parit8t in einem zusAtz lichen Speicherschaltkreis, die beim Lesen wieder gepröft wird. Im Fehlerfall wird ein—MM! durch /PCK (/IOCHCK bei Speichererweiterung) ausgelöst. Der Adressbereich des RAM auf der Systemplatine ist 00000h.. .3FFFFh. Die Speichererweiterung liegt im Bereich von 40000h. . .9FFFFh (Vorder— grundspeicher). Die Decodierung einer RAM—Speicheradresse erlolgt mittels eines 1—aus— 8—Decoders (065], der in AbhAngigkett v~m Pegel der Adressleitung A17 eine Speicherbank von 128 KByte auswihlt. A17 = 0 -—‚ Adressbereich 0.. .128K -—‘ /RAS1 A17 = 1 ——> Adressbereich 128K.. .256K ——> /RASO Ein 128—KByte—Bereich wiederum ist in zwei Bönke zu je 64 KByte unter teilt. in denen sich bei 16—Bit—Zugriff jeweils L—Teil und H-Teil einer Adresse befinden, bei Byte—zugriff in einer 64—K—Bank Bytes mit gerader Adresse und in der anderen 64K—Bank Bytes mit ungerader Adres se. Diese Zuordnung ist abh8ngig von den Signalen AO und /BHE und kann folgender Tabelle entnommen werden: AO /BHE CAS L t. L Ii /CASL=L./CASH—L /CASL=L,/CASH=H wortzugriff Bytezugriff auf gerade H L /CASL=H,/CASHL Bytezugriff auf ungera de Adresse (08.. .015) Adresse (Da.. .07) Die Adressleitungen Al. . .A16 liegen Ober Adressmultiplexer SYS7 [D85,86) an den Speicherschaltkreisefl an. Mit tRAS=L, decodiert aus /MEMR oder /MEMW und Adresse. und ADRSEL—L werden die Adressleitungefl Al. . .A8 an eine Bank von 128 KByte geschaltet. Das Signal Speicherzu— griff (/MEMR oder /MEMW) wird Ober 0—Fr 058 geleitet und bildet um SYS—11 zwei OSC—Takte verzögert das Signal ADRSEL=H, mit dem der Adress— multiplexer umgeschaltet wird und die Adressen 49.. .A16 an die ausgewählte Speicherbank legt. Nach nochmaliger Verzögerung öber ein weiteres 0—Fr [D67/5] wird das durch 40 und /BHE ausgedhlte CAS—Signal gebildet. Damit ist die vollständige Adresse an den ausgewählten Speicherbereich angelegt und kann durch die CPU oder den DMA gelesen oder beschrieben werden. Zwei bidirektionale 8—Bit—Treiber [0111,112) fOr 00.. .07 bzw. 08.. .015 schalten den Datenbus in Abhängigkeit von /MEMR und werden ausgewählt durch /MEMADRSEL und A0 för gerade Adressen bei Bytezugriff bzw. L— Byte bei Wortzugriff und /BHE för ungerade Adressen bei Byte—zugriff bzw. H—Byte bei Wortzugriff. Die Paritätslogik besteht aus dem 9. Speicherschaltkreis einer jeden 64K—Bank sowie einem Paritätsdetektor Sf80 [0114] för ungerade Adres sen und einem Paritätsdetektor [0113] för gerade Adressen sowie der Logik zum Auswerten von Paritätsfehlern, die auf gerade Patität pröft. Bei auftretenden Parit~tsfehlern beim Lesen wird des Signal /PCK=L gebildet, welches den MMI auslöst. REFRESH: Ein Refresh—Zyklus wird nach jeweils 15 us durch den TIMER—Schaltkreis Ober den DMA angefordert und in der Speichersteuerung mit DACKO=H eingeleitet. Mit /DACKO=L und /MEMR~L vom DMA werden beide RAS—Signale aktiv geschaltet [070/3,6]. Die Bildung von ADRSEL und CAS wird durch Sperren des ersten Verzögerungs—FF‘s [058/5) verhindert. Der Adress—Multiplexer [085,86] schaltet mit ADRSEL=L die Adresslei— tungen At. . .A7 zum Speicher durch, A0 wird mit DACKO=H statt A8 an 068/6 durchgeschaltet und /RASO, /RAS1=L aktivieren sämtliche Spei— cherschaltkreise. Somit werden mit jedem Refresh—Zyklus 256 Bit eines jeden Speicherschaltkreises ‘gelesen‘ und damit regeneriert. Nach einem DMA—Durchlauf mit 256 Zyklen ist der gesamte dynamische RAM— Speicher aufgefrischt. 4.10. E/A—Adressierung Bei E/A—Schreib—/Lesezyklen erfolgt die Adressierung analog zur Spei— cheradressierung Ober die Adressbit 419—AG. Da maximal nur 64 KByte E/A—Register adressiert werden können, liegt die jeweils göltige Adresse auf den Adressleitungen A15—A0. Die Adressleitungen A19—A16 sind standardmässig auf L—Pegel. Der PC EG 1834 lässt die Adressierung von maximal 1024 E/A—Adressen zu. Die ersten 258 E/A—Adressen werden för die Systemplatine reserviert, die restlichen 768 können auf Adaptern genutzt werden. 4,11. DMA—Einrichtung Die Systemplatine enthält eine DMA—Einrichtung mit 4 DMA—Kanälen auf der Basis eines DMA—Controllers 8257. Der DMA—Kanal 0 (mit der höchsten Priorität) wird intern auf der Systemplatine verwendet, die drei DMA—Kanäle 1—3 stehen auf dem Systembus för die Verwendung durch Adapter zur Verfögung. Es besteht folgende zuordnung: Kanal Kanal Kanal Kanal 0 1 2 3 — — — — Refresh—Steuerung KIF—Adapter Floppy—Disk—Controller Hard—Disk—Controller w c.n -< (0 0‘ < Z — N -‚ ~‚ — — 0~O= 0‘C0.CP0~ ‚r ltllt o,mltlt -~a -1 Ertlt~ 0 • C N 1< + m 0 lt 0, 0. 1 I.-J 1< 00 • 0‘ ~ 0‘ —‘1 c-.x—x inorliorn 2~ ltwW o01~Ilt rltlto 1 N~ 1< mm, l000lt ~ ~ ~mm 0-I~lI~i lt0000 10=0Z• ‚mlm ~eflrfl lt -*_~fl0-~‘ mmu,nu, 0. —‚ 1 1 • E o x o X 0~ x ~ -~ 1110-00 0‘ (0 (0 00‘ w lt~lt,o,o 0 C _i0-0—I•~C lt 0 1a0 00lt 1 01 lt mb_ihn NltW ltl.nOO o0~nlt x XOInS0‘» ~.=o -. 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Byte—Swap—togik 4.12.1. Anwendungszweck Der grundlegende Unterschied des Prozessors 8086 Im EG 1834 zum 8088. der zumeist In den internationalen Typen vergleichbarer Personalcompu ter Anwendung findet, besteht im Einsatz eines 16 Bit—Datenbusses beim 8086. Praktisch bedeutet das, dass Mikroprozessoren mit 8 Bit—Datenbus (8088) auf Speicherpl8tze nur byteweise zugreifen können, auch wenn sie intern 16 Bit Verarbeitungsbreite besitzen. Der Vorteil des Ein satzes des 8086 besteht also darin, dass die CPU entsprechend ihrer internen Verarbeitungsbreite van 16 Bit auch wortweise auf Speicher zugreifen kann. d.h. das L—Byte (mit gerader Adresse) liegt auf dem Datenbus D0. . .07 (A0=LOW), das 1—Byte (mit ungerader Adresse) auf dem Datenbus 08.. .D15 (/BHE—LDk). Dadurch können Programme bis zu 30 % schneller sein als PC‘s mit 8088—CPU. Bei Speicherzugriffen auf den Arbeitsspeicher von max 640 KByte im EG 1834 hat die Byte—Swap—Logik keinen Einfluss, denn ‘sie wird Ober /MEMCS16=LOW (Speichererweiterung) bzw. /MEMADRSEL=LOW (Systemplatine, ROM— oder RAM—Zugriff) abgeschaltet, und der Speicherzugriff kann wortweise oder byteweise Ober 00.. .015 erfolgen. Notwendig wird die Byte-Swap—Einrichtung sowohl um der Forderung zu genögen, international im Angebot befindliche Erweiterungsadapter mit 8 Bit—Bus—Speichern einsetzen zu können als a~j6h E/A—Befehle und DMA— Zugriffe auf ungerade Adressen zu ermöglichen. Die Aufgabe der Byte—Swap—Einrichtung besteht darin, den H-Teil des Datenbusses der CPU 8086 (DB... D15) bei Wortzugriff zeitgerecht auf den Datenbus 00.. .D7 von 8 Bit—Peripherie bzw. deren Speichereinrich— tungen umzulenken und umgekehrt. Weiterhin muss der Datenbus bei 8 Bit—Zugriffen (E/A. DMA) auf unge rade Adressen umgeschaltet werden: — 08.. .015 auf DC.. .D7 bei CUT—Befehlen — 00.. .07 auf 08... D15 bei IM—Befehlen — DC.. .D7 auf 08.. .015 beim DMA—Speicher—Schreib—Zyklus — 08.. .015 auf 00.. .07 beim DMA—Speicher-Lese—Zyklus Unter drei verschiedenen Bedingungen ist die Benutzung der Logik also notwendig: — wortweiser Zugriff auf Speicher mit 6 Bit—Bus — E/A—Zugriff auf Tor mit ungerader Adresse — DMA—Zugriff auf ungerade Speicheradresse 4.12.2. Byte—Swap— Wortzugriff auf Speicher mit 8 Bit-Datenbus 4.12.2.1. Speicher schreiben Nach Ausgabe der Speicheradresse, dem 16 Bit—Datenbus 00.. .D15 und MEMW wird die CPU Ober /R—W84 in WATT gesteuert [Fr 038/5—LCW), wobei Daten und Adressen von der CPU weiter anliegen. /C586H und /CS86L sind durch DEN (data enable) vom Bus—Controller, /BHE=LOW und A0=L0W (immer LOW bei Wortzugriff) aktiv geschalten und geben die Datenbustreiber [D2i, 023) der CPU frei. Somit wird das L—Byte (00.. .07) in die adressierte Speicherzelle eingetragen. Da die CPU weiter im WATT—Zustand bleibt, wird mit Hilfe einer Flip—Flop—Kette [D1S/5. 036) ein zweiter Speicher—Schreib—zyklus. synchronisiert mit dem Systemtakt. nachgebildet, so dass auch das H—Byte (DB. ‚.015) an den Speicher Obergeben werden kann. In dem nun folgenden zweiten Speicher—Schreib—Zyklus wird zuerst för eine Taktperiode der Bus—Controller mit CEN=LCW inaktiv geschalten, um SYS—14 /MEMW für den Speicher neu zu aktivieren (Flanke notwendig). Mit dem n8chsten Takt wird ein D-FF [D15/9] gesetzt, welches /CS86L inaktiv schaltet, die Adressleituflg AO von LOW auf HIGH setzt und CS für einen 8 Bit—Treiber [D22) bildet, der den Datenbus DB.. .D15 von der Cpu auf den Datenbus DO. . . Dl für die Speicher schaltet. Die Datenflussrichtuflg des Treibers wird durch das Signal DT—/R=L0W (data transmit—/read) vom Bus—Controller bestimmt. Somit wird also im zweiten Speicher—Schreib— Zyklus der H—Teil des Datenbusses der cpu auf die Datenleitungen 00.. .D7 für den Speicherzugriff umgelenkt. Anschliessend wird der WAIT—Zustand der Cpu wieder aufgehoben. 4.12.2.2. speicher lesen Der Ablauf des Speicherzugriffes beim wortweisen Lesen durch die Cpu aus Speichern mit 8 Bit—Datenbus ist prinzipiell der gleiche. Zus8tz— lich muss noch die Voraussetzung geschaffen werden, dass der Cpu. wenn sie den WAtT—Zustand verl5sst, ein 16 Bit breites Datenwort zur Ver— fügung steht. Deshalb wird der Inhalt der ersten durch die CPU adres sierten Speicherzelle (mit gerader Adresse in einem Latcli—Register [024) zwischengepuffert. Einen Systemtakt sp5ter schaltet A0 von LOW nach HIGH • und der Datenbustreiber zur Umlenkung der Datenleitungen DO. . .07 vom Speicher auf D8. . . 015 der CPU sowie das Latch—Register [024) für DC.. .07 werden freigegeben. Wieder einen Systemtakt sflter wird die Cpu aus dem WAtT—Zustand entlassen und kann von AD0. . .AD7 und DB... 015 ein komplettes 16 Bit—Wprt übernehmen. 4.12.3. E/A—Zugriff auf Tore mit ungerader Adresse Die Daten für ungerade Ausgabe—Toradressen..~ibt die CPU auf DB.. .015 aus und erwartet auch bei Eingabebefehlen von ungeraden Adressen die Daten auf OB.. .015. Es sind grunds8tzlich nur byteweise E/A—Befehle zugelassen. Eine Ober— wachungslogik [032/3) sorgt dafür, dass bei wortweisen E/A—Befehlen der 8 Bit—Treiber [022) für die Umlenkung des Datenbusses nicht frei gegeben wird. Die Richtungsvorgabe für den Datenbustreiber erfolgt entsprechend des Signalpegels von DT—/R in Abhängigkeit von 1CR bzw. 10W. CS für 022 schaltet am NAND DillS. 4.12.4. DMA—Zugriff auf ungerade Speicheradresse Bei DMA—Zugriff auf ungerade Speicheradresse wird mit /AENLOW der Bus—Controller inaktiv geschaltet, so dass die Signale /MEMR oder /MEMW vom DMA gültig sind. Mit A0=HIGH schaltet CS für den Treiber zur umlenkung des Datenbusses [022]. Die ß~~enflussrichtung des Treibers wird mit /XMEMW des DMA eingestellt. 4.13. NMI—Register Ein nichtmaskierbarer Interrupt (MMI) kann von vier unterschiedlichen Quellen ausgelöst werden (siehe 4.7.). Das Signal /ICCHCK wird aktiv bei Paritätsfehlern der Speichererweiterung und bei E/A—Befehlen auf verbotene Toradressen (siehe 4.2.2.). Vom System ist also nicht er kennbar. welche Quelle den MMI ausgelöst hat. Deshalb wird mit Auftre ten von /IOCHCK der augenblickliche Zustand des Adressbusses Aß.. .A9 sowie der Steuersignale /IOR, /10W und /BHE in Latch—Registern [030. D31] festgehalten und kann in der interrupt—BehandlungsrOutine über SYS— 15 die Toradressen 80 und 81 gelesen und ausgewertet werden. Damit i≤t die Unterscheidung von Speicher—Parit8tsfehlern und E/A—Zugriffen auf verbotene Adressen gewährleistet. Die beiden anderen Mill—Quellen. Co—Prozessor und Parit~tsfehler Systemplatinen—RAM (PCK) werden folgendermassen unterschieden: — Co—Prozessor meldet zusätzlich IRQ 13 — PCK kann flber Port C Eingang 7 des PPI abgefragt werden 4.14. Tastatur—Anschluss Den Tastatur—Anschluss realisiert ein Einchip—Mikrorechner iG 8821 [055]. der mit einem EMR IIC 8820 auf der Tastatur korrespondiert. Das Programm för den EMR ist in einem 2 K—EPROM U 2716 [0561 enthalten. Daten werden nur von der Tastatur zum System mit KBCLK und KBDATA gesendet (xT—MODUS). Die bbrigen angeschlossenen Ports dienen der Steuerung des EMR bzw. der Abfrage des Konfigurationsschalters 51, dessen Schalterinformation an den PPI flbergeben wird. Portbel egung: Port Port Port Port 0: 1: 2; 3: flbernahme Schalterstellung Konfigurationsschalter S1 bidirektionales Dateninterface zwischen PPI und EMR Steuerleitung vom PPI P3o/P31 — Testen der Signale auf den Leitungen KBDATA und KBCLK P32/P33 — Steuerleitung vom PPI P34 — Steuerleitung zum PPI P35 — Bildung von KBCLI( P35 P37 — Bildung von IRO1 — Bildung von KBDATA Der EMR hat folgende Aufgaben zu erfflllen: — Steuerung des Tastatur—Interface und Serien—/Parallel—wandlung sowie ParitHsprbfung und —generierung. Zeitflberwachung — Erzeugung des Interrupt—Signales IROI nach Empfang eines gflltigen SCAN-codes — Obertragung der Schalterinformation zum PPI — Selbsttest nach dem Einschalten 5. Kontaktbelegung der Steckverbinder mit Kurzzeichenflbersicht Steckverbinder X1.1. . .X1.8: siehe Bus—Richtlinie PC EC 1834 Steckverbinder X2: Phil Kurzzeichen 1 2 3 4 12P 00 12N 00 5 6 00 5M Bezeichnung — ‚0 -C (0 CI 0 0. 0‘ .4 CD 0 CD 3 0. 0 0 — 0 Z 0 c 0 0 — fl 0 CD P4 CD CD 0 P4 CD 0 ~0 l‘IO CM -~ 0 CD P4 CD >C -J % 2‘ c — -‚ — 0. CD ‘< 2C~ CD ‘< CD 0 — CD 1 z t N N CD -‚ CD — — CM .4 CD 0 ~ 0 CD 2~ r0 2‘ 0 flCM -. 2‘ O (.1100 v0~ __________________ O~JO1U1aL.fl.,.-. -v >C a CD 1 z (.110 00 = = 0 0 0 0 CD P4 CD CD 0 ~1 N P4 CD „ — >C CM CD -~ CD ~1 CD 0 CD — CM CD 0 t — — ‚0 0 CD — CM 0 Z CO CD C CD CJ1~v t. c = 0 0 ~ — 0 CD P4 CD CD = 0 -~ P4 P4 CD -‚ c — — -v >C • z 0. CD — m CD 0 — CM ~Wr,Z.. C.fl(.flOlVl0000 rvv00000 CD = = 0 0 0 CD P4 CD CD = 0 -~ c 1 P4 P4 CD — — ~v w -~ z 0. CD — -‚ m CD 0 CO 6. Einsteilvorschrift Lage der wichtigsten Bauelemente auf der Leiterplatte oi 1• Xl.1 XI.2 1 8284A 1 Taktgenerator X2 5N 00 00 1214 00 12P xT.3 X1.4 X1.S X1.6 X1.7 X1.8 1 8288 Buscontr. * * * * * * 5p 5p 5p 5p 00 00 00 00 * * * * * * * * X3 1 NT—Contr. 8259* L—Byte H-Byte - 1 0115 1 0116 0100 F8000h— FBFFFh BIOS—ROM U2764 0101 FC000h EFFEEh 1—Byte J I~e 1Nr—contr. 8259* DMA—Controller 8257 TIMER 8253 RAM-Speicher Pn 8255A 256 KByte U 2164 EMR 1JC8821 X7 Tast.—ROM U 2716 S1 X4 I:JxG 1 L1x5 X1.1. . .X1.8 SteckplStze für Erweiterungsbaugruppen X2 Stromversorgungsanschluss X3 Stromversorgungsanschluss ______ X4 Anschluss Tongeber XS X6 X1 S1 1. Bereitschaftsanzeige RESET—Anschluss Tastatur—Anschluss Konfigurations—Schalter * Steckverbinder * X4. . .X6 Auf der Systemplatine befindet sich ein 8—fach—DIL—Schalter, der zur Information der Systemsoftware Ober die installierten Komponenten dient. Die Schaltereinstellung wird programmgesteuert abgefragt. 1 Funktion Schalter 15—16 13-14 09—10/11—12 05—06/07—08 Schalter AUS“ Arithmetik—Coprozessor Speicherausstattung der Systemplatine (nur 256 KByte) aktueller Bildschirm nach Systemstart 01—02/03—04 Anzahl FD—Laufwerke Einstellunpsvarlanten des Schalters (Schalterdarstellung gedreht) Arithmetik—Coprozessor 16 14 12 10 08 06 04 02 16 *olololololololo 14 12 10 08 06 04 02 *olololololololo* * * * * 1 * 1 1 1 1 1 **. 1 ***** 15 13 11 09 07 05 03 1 * 01 * 15 12 10 08 06 04 02 * * * * ** * ** *ololololoIoloIo* * ——— * * ****** 1 * 1 1 * 15 1 1 *********** 1 13 11 09 07 05 Coprozessor nicht installiert Speicherausstattung auf der Systemplatine 14 1 13 11 09 07 256 KByte RAM 1 1 1 ****** — 05 03 01 Speicher 1 * ** Koprozessor installiert 16 1 03 01 o * 0 0) 0 (0 1‘2 ca * * * * * -40 * * II 0(43* *11 In * * II In *_* (00* *11 z—* *11 * * II =. o * * * * *—* 00* (»Vi * ~‚(0* * „. * * (0 *—* 0* * 01_J* * ‚ * * ca *—* *F%3 * * * * * *0 *4. * *0 *(~O * * *0 * * * *0 * * * *0 *0*0) * * *0 *0*0 * *.—. *0*0 * * *0 * * * *1—• *a * * *0 *1~ *0 * * * * * *0 *F‘) * *0 *a * *0 * * *0 * •-4 E *—* 00* * *0 * *0*01 * * * * c—* r * *0 *0*0 * * * * * —* .W * *_ *0*0 * * *r~3 * *1—~ * * * *0 *a *0 * * *—* * *1-~ II * 11*0 II * * * *1—‘ *0*0 * * * *—* 0i—* * * * * * Vi * * — * In *—* 00* *11 ~—* *11 * * II 0W In (00* z -4 .4 * * 0 *—* 0* * 0)~4* * z * * (0 *_* „- (4 o < -4 * * ~ *—* (00* * 1)D * * (4 * * (71* * * * *—* I—* * W(.3 * * * * r *—* 0)p—.* * CI.* * — .4 0) E 0) -4 ~) (71 -< (31 = ca ~4 • •JIVI* * o * * ~. *—* ~0 * * 1+ In 1* 0 0 9 (0 In 0 0 -J 0 00 In In 0 VI Co 00 In (70 0 0) (0 z (0 0 ~ ca 0)— 0 — -4 r ‚‘3 (.3 VI 0 0 In (43 In Co Z 0 0 (7)0 0 VI 0) 0 z ca 00 1ca -h 0) r (70 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * *11 *11 *11 * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * II II II 1 II II II II II * * *0 * * *0 *1‘.) * * *0 *0*4. * * *0 *0 * * *0 *0 * *— *0 *1~ *1.3 * *0 * * *0 * * *0 * * *0 * * *4. *0 * *_ * *— *0) * * *0 *I~0 * *0 *a * * *0 *0 * *0 *0 * *0 *1~ * *— *r‘4 * *‚ *1~~ *— *0 * * * *0 * *0 * * *0 * * * *0 * * *0 * * *0 * * *0 * * *0 * *0 * * * * * * * * >( * 0 * ~.—* —c.4 * 0 * * * * * * * * * * * * * * * *—* * * * * * 0.0 InW 0 z~0 1-4 9 * 0 II II II *11 * II * II * * *—* ~Ui — ~1 ~.—J (0 00* (4 * * *—* * * * =. *—* 0)~* * Z— * * t * * 9 *.* (00* .‚(0 * * * * * * .—* VI * * * * * * * * * * * Vi 0 * 0* —* POGJ ~‚• 0* CVI —~0 *_* * * * * * * *—* 0.0* * (4(0* * 0 * * ~ *—* —‘0 * * II 1~ * *11 9 * * II *—* ‚Vt-.* 0I~ * —. * —.4 * * *—* * 0)C.3* —b * * * *—* ‚—* 0, * —* (31* -. c 0) r 3‘_ In — 0 o -n —a 0 0 0) ~• N II II 0 * * * *1-‘ *1.3 * * *1-4 *— *4. * * *0) *1~ * *0 *l‘4 *0 *4. * *0 *0 * * * *0) *0 *0 *0 * * * * * * *0 *0*1,‘ * *0 *0*4. * * * *0 * *0 * * * * *1-4 *0*0 *0*1.3 * * * * *0 * * * *0 * * *0 * *0 * * *0 * * *0 *0*0 * * *1 *0*0 * * * *0 * * * *— *0*4. * * *— *0*0 VI (ii 0 VI —.4 (31 0 0 „3 VI x 0) -‚ ~0 0. 0 In (0 0 — — -II--. 0) (.3 -4 01 0. 0 In — 0 ~1 0. • 0 O VI 0) Vi z 0. 0 1-* —4 0) (710 00 ~10 O1• (4— (0 ~1 ~1 (0~ In (31 0 * * * II *11 * II * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * II II II II 1 0 II II II * *0 *0 * * *0 * *0 * * * *0 *1.3 * *0 *4. * *0 *0*01 * * * *0 * * *0 *1—• * * * *0 * *4. *_ * *— *0 * * *0 *11) * *0 *a * *0 *0) *0 *0 * * *0 *_ * *I~o *1—~ * *4. *_ * *— *0) *— *1‘) * * *0 * * *0 * * *0 * * *0 * * *0 * * *0 * * *0 * * *0 * * *0 * * *0 .* * * * * * *0 * * * ******** * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * * 1* 0) 1* 0 0) In In (4 Id, 0 0) 3 ~1 0 In 0. -c (0 1* ** ** * * ** * ** * ** * ** * * * * * ** *** ** ** * * * Betriebsdokumentation * * * * Auftischtastatur (7673 Personalcomputer robotron EC 1834 * * * * * ** ** * ** *** ** * ** * * * ** * ** *** ** *** ** ** * inhaltsverzeichnis 1. 2. 2.1. 2.2. 3. 4. 4.1. 4.2. 4.3. 5. 6. 7. 8. B.1. 8.2. 8.3. ‘(erwendung und Einordnung Technische Daten Mechanische Kennwerte Anschluss— und Einsatzbedingungen Konstruktiver Aufbau Funktlonsbeschreibung Allgemeine Obersicht Beschreibung der Tasten— und Anzeigefunktionen Prinzipielle lfirkungsweise Tastaturbelegung und SCAN—Codes Kontaktbelegung des Steckverbinders mit KurzzeichenObersicht Einstellvorschrift / Wartungsvorschrift Reparaturanleitung Ben8tigte Unterlagen, Mess— und Hilfsmittel Fehlersuche Reparaturausfflhrung 1.62.540132.1 (6ER) 085- 3—000 853.53.01.004 Stand: 04/88 1. verwendung und Einordnung Die Tastaturen robotron k 7673 verk5rpern eine neue Generation von flachen Tastaturen för die Computertechnik. Sie erfbllen die interna tionalen Forderungen bez~glich Ergonomie und besitzen eine spezielle NikrorechnerkOnfigUratiOn auf Basis EinchipmikrOreChner (EHR). Als Wirkprinzip wird der Elastomerkontakt in Verbindung mit einer veredel ten KammstruktUr auf der Leiterplatte verwendet. Die Gestaltung des Tastenfeldes entspricht der international tOr Personalcomputer flblichen Form. Die Tastaturen werden in l~nderspezi— fischen Ausfßhrungen hergestellt, wobei als wesentliches Merkmal eine Nehrfachbelegung einzelner Tasten des Tastenfeldes hervorzuheben ist. 2. Technische Daten z.i. Mechanische Kennwerte Grundraster in Zeilenrichtung: Zeilenabstand: Einbaulage: Bet8tigungsfrequenz einer Taste: zeitlicher Abstand zwischen den Bet8tigungen zweier unterschied licher Tasten: Bet8tigungskraft: Tastenhub: Masse: Abmessungen; 4,75 mm ig mm 5 Neigung zur Horizontalen •10 Hz ‘30 ms U,5 .. . 1 N max. 4 mm 1.5 kg 500 mm x 220 mm x 35 mm (Hßhe in Reihe C: 30 mm) 2.2. Anschluss— und Einsatzbedingungen BetriebsspannUng: $tromaufnahme: Taktfrequenz tOr EMR: Systemtrennstelle: ~~nsatzbedingungen: 5P (+5V ~ ca. 350 mA (ohne Beachtung der Anzeigen) 8 MHz Serielle Schnittstelle (XT — Interface) 1 Startbit und 8 Datenbit Takt und Daten: ca. 1 ms / Byte RE$ET-L0W-Zeit: ca. 500 ms EK3 1 TK2 1 602 1 $21 1 TM1 und EK3 1 TK2 1 602 1 $21 / TM3 Schutzgrad IP 20 Die Tastatur erfallt in Verbindung mit dem Gesamtgerfl PC EC 1834 die gerStespezifi schen Forderungen der Funkentst6rung. Hinweis! Der Einsatz der Tastaturen darf nur an Ger8ten erfolgen, die die Forderung an die Schutzmassnahme ‘Sicherheitsklein5P8nnuflg~ erfßllen. 3. konstruktiver Aufbau Die Tastatur k 7673 ist eine Flachtastatur in eine. zweiteiligen Vollplast—Auftischgeh8use. Beide Schalen werden durch sich an den R8ndern befindliche Einrastungen sowie fünf Schrauben zusam.engehal— ten. Zur elektrischen Verschaltting der Tastelemente dient eine Matrix— Leiterplatte, auf welcher diese in eine Matrix eingebunden sind. Die Stösselführungen der Tastelemente sind mit der Leiterplatte wer— schweisst. Beim Bet8tigen einer Taste wird die kontaktgabe durch Berührung des Elastomerformteiles mit der vergoldeten karmstruktur der Leiterplatte realisiert. Eine Schutzmatte bzw. Einzeldichtelemente zwischen Stösselführung und Leiterplatte verhindern kontaktunsicher— heiten durch Staub u.8. Unter der Matrix—Leiterplatte befindet sich eine Nette zum Schutz der Lötseite vor mechanischer Zerstörung. Die Tastaturelektronik ist auf einer separaten Elektronik—Leiterplatte untergebracht und besteht im wesentlichen aus dem EHR UB 8820 einem 2k-.EPRON und einem Demultiplexer V 4051. Durch diese handelsäblichen elektronischen Bauelemente der Standardtypenreihen ist bei eventuellen Reparaturen eine Austauschbarkeit weitestgehend möglich. Die elektrische Verbindung zwischen beiden Leiterplatten wird über zwei Bandleitungen und Schlitzklemmstecker realisiert. Zur Systempla— tine des PC EC 1834 fahrt ein auf der Elektronik—Leiterplatte einge— lütetes 8—adriges geschirmtes ca. 1 m langes Plastschlauchkabel, wel ches an der Frontseite des PC über eine 9—polige Cannon—Steckerleiste angesteckt wird. Die Arretierung beider Leiterplatten im GehSuse erfolgt durch speziel le Ausformungen in beiden Geh8useteilen. 4. Funktionsbeschreibung 4.1. Allgemeine übersicht Beim BetMtigen einer Taste wird deren Elastomerformteil gegen eine vergoldete kamestruktur auf der Matrix—Leiterplatte gedrückt. Ober die Elektronik zur Ansteuerung und Abfrage der Tastatur.atrix wird diese TastenbetStigung erkannt und die der Taste zugeordnete Spaltenleitung auf ‘LOW“ geschaltet. Eine Auswertung der betötigten Taste erfolgt Ober den EHR US 8820, welcher schliesslich aus dem EPROM—Speicher den zugehörigen Make/Break—Code beim Bet8tigen und Loslassen der Taste seriell über die Leitung KBDATA zum EMR UC 8821 der Systemplatine Obertr8gt. 4.2. Beschreibung der Tasten—und Anzeigefunktionen Siehe: Anwenderdokumentation ‘Anleitung für den Bediener 1 Hardware—Installationshandbuch“ Pkt. 3.2. 0<C000»ct momnze 000C010 mZW4fl0 3 Co -‚ 0 €4 40 Co Co~ 1 ~Pl C0_300OCoO.+XI 1 0 ~ (0 <0 (0 CD 01 — — CoZ—0_rmOef000.-‘NNW ~1 -1Z~CDOO 0 000 C( -‘Co m—O‘Z mrtCoan7rX Co~1 Oe* Z1Co-W‘C‘Co CWCo-4 S0lZ0rtW--14 o~aZW-4-4Co ne (n -.JU1 Co. ‚*0(0 ~O Co ~0 0 o ©ef1 Co—‘ 300 ~ZX 0_fl—‘(D ct0am~m 1(0(00‘ m001 a.—‘CrtCo (00 W 0 0 00‘ ‚aZ 0 »4 CoCo10Wc+ 00_ ma CoWt -1 CoW~.0x —J~Co-1Co OmWa LOOIWCoW.*WCOOC Z0_OU(0(0 m0c ~ W(n 4D0_0Co0 ‚*0 00_NO (000 (dlthCo I40ZOtetCo~XmCot ‚fllCo e+Wnc4 030Co0Co -J 00. ~Z OrcDef—‘ OrtOe 0 1+aOefrtflmCO -~4t D..41flCoCo0Co0 000 000(0b01 0‘Zt Co ~r -~c4W 1 ~vmmZ-JI <wo c4 m.4F4Co0*Co0 ~ -~ 0‘0Co03 0~0 00 ~9w(0Z0-~r‘j.-tl4 ß.-4 c (0W n .4tt3CCo CJ10 0aN~(0c€~fl‘ZZ (Dfl—~ ac-~« ZWCo—4--4rOv* E00 (0*0 -‘ZXCCD-~ —~. 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Ein PufferOberlauf als Folge einer Typamatic—Operation wird programmtechnisch verhindert. 4.3.3. 8edienung der Tastaturschnittstelle 4.3.3.1. Allgemeines Die Steuerung des Tastaturinterfaces erfolgt Ober einen Einchip—Mikro— rechner US 8820 seitens der Tastatur und Ober einen EHR UC 8821 sei tens der Systemplatine des PC. Die Anpassung an den internen Bus der Systemplatine gewährlels.tet der SchaltI~reis PPI analog 5255. Der Einsatz der EHR ermöglicht prinzipiell die Bedienung unterschied licher Interfaces, wobei för den PC EC 1834 die PC/XT—analoge Tastaturschnittstelle realisiert ist. 4.3.3.2. Funktionen der Einchip—Mikroredhner Port 0: Port 1: Port 2: Port 3: EHR UC 8821 (Systemplatine) Dient zur Obernahme der acht Schalterinformationen von 51 Realisiert das bidirektionale Dateninterface zum Pfl; die Richtung der Obertragung wird durch CPU—Kommandos bestimmt Steuerleitung zum PPI P30/P31 — Eingänge zum Testen der Signale auf den Leitungen KBDATA und KBCLK P32/P33/P34 — Steuerleitungen vom bzw. zum PPI P35 — Bildung von KBCLK (Taktleitung) P36 — Bildung von IRQI PS? — Bildung von KBDATA (Datenleitung) Folgende Hauptfunktionen werden realisiert: — Übernahme von Kommandos der CPU (Ober PPI) und deren AusfÜhrung — Steuerung des Tastaturinterfaces; insbesondere Serien/Parallel— Wandlung, Paritätsprflfung bzw. —generierung, Zeitöberwachung — Erzeugung des Interruptsignals IROI — Übertragung d~r Schalterinformatlon zur CPU — Selbsttest nach dem Einschalten Port 0:\ Port 1:1 Port 2: Port 3: EMR UB 8820 (Tastatur) Dienen der Übernahme der Spalteninformation in den EHR P20/P21/P22 — zyklische Ausgabe des Binärcodes zur Auswahl der Zeilenleitungen P24/P25/P25 — Ansteuerung der LED—Anzeigen der Tastatur P30/P3t — EingSnge zum Testen der Signale auf den Leitungen KBDATA und KBCLK P36 — Bildung von KBCLK (Taktleitung) P37 — Bildung von KBDATA (Datenleitung) TAS—5 Folgende Hauptfunktionen werden realisiert: — Erkennen der gedrUckten (make—) bzw. der losgelassenen (break-) Tasten Ermittlung des Positionscodes (SCAN—Code) der bet8tigten Taste — Parallel/Serienwandlung des SCAN—Codes — Steuerung des seriellen Interfaces entsprechend PC/XT—Protokoll — Schalten der LED‘S — Realisierung eines rastaturpuffers 4.3.3.3. Obertragungssteuerung Erst nach mehreren Matrixabfragen wird eine Taste als gßltig angesehen und deren SCAN—Code Uber die Datenleitung seriell zur Verfögung ge stellt. Im PC/XT—Modus werden Daten prinzipiell nur von der Tastatur zum System ausgegeben. Tastatur und Rechner arbeiten Ober die bidirektionalen Leitungen KBCLK und KBDATA zusammen. Ober KBCLK liefert die Tastatur einen Takt und Ober KBDATA erfolgt die Obertragung der SCAN—Codes der Tastatur seriell mit einem Startbit und acht Datenbits. Bevor die Tastatur Daten zum System Obertragen kann, muss sie erst den Zustand der beiden Leitungen OberprOfen. Liegen beide auf HI6H, kann die Datendbertragung in der beschriebenen Bitfolge stattfinden. Ist eine der Leitungen oder beide auf LObt, werden die Codes der bet8tigten Tasten im Tastatur— puffer zwischengespeichert. Lobt—Pegel auf KBDATA entsteht auf der Rechnerseite nach dem Empfang eines vollst8ndigen SCAN—Codes. Der EMR UC 8821 schaltet die SCAN— Code—Information parallel auf die PA-Leitungen des PPI. IRQ1 wird HIGH (Voraussetzung: PB7=LOW). Damit schaltet KBDATA auf LObt - die Ober— tragung eines neuen SCAN—Codes ist unterbunden, bis Ober P87=HI6H IRQ1 wieder inaktiv wird. I‘t8hrend der HIGH—Phase des Taktes auf der Leitung KBCLK ist die Bitin— formation auf KBDATA gflltig. Zieht das System die KBCLK—Leitung auf LObt, stoppt die Tastatur das S8nden der Datenbits, da mindestens aller 60 us eine Pröfung der KBCLK-Leitung seitens der Tastatur stattfindet. Ist KBCLI( fOr Unger als 20 ms LON, signalisiert dies der Tastatur eine Röcksetzoperation (Software—RESET). Die Tastatur quittiert ein Röcksetzen. auch das Anfangsrdcksetzen. mit dem SCAN—Code ‘AA“. 5. Tastaturbelegung und SCAN—Codes Tasten— position Zeile/Spalte in der Matrix SCANCode 7/C 7/E 3/E 6/E 2/E 5fF 54 3C 3E 40 42 44 6 6 6 6 6 6 6 6 00 03 05 08 10 13 48 4/F 1/F 58 E E E E E E 00 5/6 4/0 01 03 4/1 4/2 4/3 4/4 05 07 09 00 15 02 04 06 08 10 46 TAS—6 Tasten— position Zeile/Spalte in der Matrix SCAN— Code 02 04 07 09 12 14 6 47 6 49 5/C 7/F 3/F 6/F 5/E 1/E 38 3D 3F 41 43 57 4/E E037 E 01 0/0 0/1 02 04 0/3 0/4 0/5 08 OA OC 6 6 6 6 6 6 E E E E E 03 05 07 09 11 OlE 0/2 06 ZW t 00 (00 0~ 4-l~~ CC O. In ~...c WO —v — 0= 0 c.o+ c%sa)Ln OCfl.~i0C.1elDcQ.tu.e,-..~, (‘1000 nl oOnn UJLIJW Ui 1 1 ~flLnt-o~.-ifl~.-.n 1 0000o.-.....e,nu~ 1 1 1 I0tnr~~~~ ~ i~%%% 1000001 .~~wnntnu~ 1 nr—a,c~Je en,ng, W0CflLO~00 (‘J0.30dc\J~J.-.e 0.1 laIen-. flOOW WWC‘J 1 Ui 1 ~ 0 fltfleo..4 Ui ~00 Ui 1 I.c%J~u~ 0 = 0 ‚.0 n — 11 —1 1 LflI LLIAA tr1CCO OE 0 (.4.1 ~4 0 1 cnn 4~0 UI 00 1 1 ~0 ISroinc..c0 1 noo.nu~ UiW Wwo 0 (nIl 1 1 1 1 0..eLnIn 1 t Is‘o t 0010 0.we 1 ~cc — I0~ ‚0 ir_~~ 1 tflC‘JC‘Jefl~(0Qu~C %-------- 1 100.-.cJfln,O~a, .~0w0CJn,oU~. c%JCoflflnnln flflnflnn10r.p.. ~ 0101010,0 ~ (‘.l0t0U OI.~n~ r-.ol.-n-.o~ aI00000...,nu, 1 1 1 1 1 ~ I~%~%. 1 t0t-..-.n,0 1 1 ~ ~l0 1 ei, ov~Jeto~o~c‘.ju~ 1 ‚-.~C.J 00000-leU, 1 cMn~u~ nr-.r-.r-r-.,--,--nefl t00...c.1nno,~r-. 1~~ -.cninr-.a,~-.e.1 Lfl 0 000000-%0 000QO.-. 0.1C‘1cd0Jc~Jmc.J 0,-lc.snnLn~ 1 ~ 1 ID0...ICJC0nLnC~ 1 UiI.~LL...e0Lflr..~0 oone 1 n.e10g0.Jc.1c.Jen UJUJ WL.JLIJWUJI0000000000 1 1 UIW •3,~ CO 10. r-. 1 OWfl~I0flO 000ec~ 1 1 1 ID0C%Jnng~o1~.. 0.1 1 0U1u~,n 10-I,-~.. ~ ‘ni.~o,.c~ _~~%__.%._ 1 (‘1nW.-c~~ t 0c.Jnlo~o ~.o~c‘Ju~ 1 oc.Jnlo~oc.j.-.p~ -4—eu~.n 1 00000.-n..eng, 1 00000....-.,nu~ 1 01 WWUJUJW 1 0000000000%.. 1000000000 1 01 1 1 1 1 enne 1 =0 .t 00 010 1< CC ar (0 %.~ 00 —t 1.1— c 10 Cr 04.1 CO 10 CO 6. Kontaktbelegung des Steckverbinders mit Kurzzeichenflbersicht Am Tastaturkabel ist eine 9—poli.ge Cannon—Steckerleiste mit folgender Belegung angelötet: PIN 1 2 3 4 5 6 7 8 9 1 Kurzzeichen KBNOSP KBCLI( 1 Bezeichnung keyboard 5V positiv keyboard clock — KBDATA KBNO0 KBNOSP keyboard data keyboard ground keyboard 5V positiv — — KBN0O keyboard ground 7. Einstellvorschrift / Wartungsvorschrift Die Tastatur lt 7673 ist wartungsfrei und im Dauerbetrieb einsetzbar. Sie besitzt eine hohe Lebensdauer und Funktionssicherheit. 8. Reparaturanleitung 8.1. Benötigte Unterlagen, Hess— und Hilfsmittel — — — — — — — — — — Stromlaufplan der Elektronikleiterplatte 1.49.686028.4/64 Belegungsplan der Elektronikleiterplatte 1.49.686028.4/00 Stromlaufplan Matrixlei‘terplatte 1.49.686003.4/04 Matrixleiterplatte, bstue 1.49.686094.2/00 Auftischtastatur (7673.02 1.49.686096.7/00 (bzw. entspr. L~ndervariante) Funktionsbeschreibung (Betriebsdokumentation) Oszillograf (mmd. 10 MHz) Vielfachmesser PC EG 1834 mit Oiagnoseprogramm DIAGN EPROM—Programmiergeraet (2 1<) Reparaturlötplatz 8.2. Fehlersuche Die Fehlersuche erfolgt mit dem Testprogramm OIAGN und Oszillograf. Das Programm DIAGN (Programmzweig Tastaturtest) wird mit einer funk— tionstflchtigen Tastatur gestartet. Danach erfolgt der Anschluss der defekten Tastatur zur Oberpröfung der Kontaktgebung der einzelnen Tasten, des Taktes. der Zeilen— und Spaltensignale sowie der SCAN— Codes. Die Funktion der Schaltkreise 02, 03. 05 und D6 ist dabei eindeutig nachweisbar. Sind diese nicht defekt, verbleiben a‘ls möglich fehlerhafte Schaltkreise Dl und 04 (EHR und progr. EPROM). die zu wechseln sind. 8.3. Reparaturausf~hrung 8.3.1. Auswechseln des Elastomerformteiles Der Tastenknopf wird mit einem geeigneten Hilfsmittel (Schraubendre her, Federhaken) vom St~ssel gelöst. Nach Entnahme der Rflckstellfeder und der Nachlauffeder wird der Elastomertrager mit Elastomerformteil mittels einer Pinzette aus dem Stössel herausgehoben. Eine Berfihrung des Elastomerformteils mit den Fingernjst dabei zu vermeiden (Hand— schweiss!) Vor dem Einbau ist die Taste kpl. . insbesondere dei‘ Schaltraum zu reinigen (Haarpinsel, Staubsauger). 8.3.2. Offnen des Tastaturgehluses Die 5 Zylinderblechschrauben sind aus dem Geh~useunterteil herauszu— drehen. Mittels geeignetem Werkzeug (Schraubendreher) mössen die Rastverbindungen beginnend an der vorderen L~ngsseite vorsichtig ge löst werden. Anschliessend ist das ßeh8useoberteil nach hinten zu klappen und auszuh5ngen. Zur Reparatur sind die Matrix— und Elektronikleiterplatte auf einer geeigneten Unterlage abzulegen. 8.3.3. Auswechseln der Mehrfachknöpfe mit ParallelfOhrung Bei geöffneter Tastatur sind folgende Arbeitsschritte notwendig: — Ausrasten des F~h~ungsb~gels aus den Lagerstellen der ParallelfOh— rungsaufs8tze — Fflhrungsbflgel kpl aus den Ausklinkungen der Fflhrungen herausziehen — Abziehen des Tastenknopfes — Abheben der Parallelf~hrungsaufsAtze von der Stösselföhrung mittels Schraubendreher (sofern erforderlich) 8.3.4. Auswechseln defekter Stössel und StösselfOhrung Diese Reparatur erfolgt nur im Fertigungsdurchlauf beim Hersteller und ist nur mit einer geeigneten Vorrichtung durchzuföhren. Beim Kunden ist ein solcher Ausfall durch Austausch der Tastatur zu beheben. 8.3.4. Weitere Reparaturhinweise — — — Die Einbauhöhe der LED‘s beträgt von Oberkante der Leiterplatte bis Zur Oberseite der LED 15,5 mm. Bei Fehler am Flachbandkabel (Verbindung zwischen Matrix— und Elek— tronikleiterplatte) ist ein einmaliges Nachsetzen möglich. Ansonsten ist es auszuwechseln. Dabei ist besonders darauf zu achten, dass die Rastverschl~sse der Vertei lerlei sten nicht ausbrechen! Das Wechseln des Tastaturanschlusskabels erfolgt als Baugruppe “Leitung kpl.“. Ist diese Baugruppe nicht vorhanden, kann im Aus tausch Plastschlauchleitung HYV lOxlxO,14 verwendet werden. *** ** * * * * * * * ** ** * ** * * * * * * * * * * Betriebsdokunentation * * * * * Floppy — lJisk — Controller Personalcqmputer robotron EC 1834 * * * ** Inhaltsverzeichnis 1, 2. 3. 4. 4.1. 4.2. 4.2.1. 4.2.2. 4.2.3. 4.2.4. 4.2.5. 4.2.6. 4.2.7. 4.2.8. 4.2.9. 5. 6. 6.1. 6.2. 6.3. 7. Verwendung und Einordnung Technische Daten Konstruktiver Aufbau Funktionsbeschreibung Allgemeine Übersicht Beschreibung der Funktionsgruppen RESET—Erzeugung Takterzeugung Motorsteuerung Steuerregister Laufwerkauswahl Schreibsteuerung Lesesteuerung Lesen des ersten Sektors OMA—/INT—Arbeit Kontaktbelegung der Steckverbinder mit Kurzzeichenflbersicht Einstellvorschrift DIL—Schalter 51 Einstellung der PLL Einstellung des Read—Data—Impulses Wartungsvorschrift 1.62.540124.1 (6ER) 085—3-000 852.53.01.006 Stand: 03/88 1. verwendung und Einordnung Die Ansteuerung der Folienspeicher erfolgt Ober den Floppy—Disk— Controller unter Steuerung des Schaltkreises FDC 8272. SIe dient zum Anschluss von max. 4 Floppy—Disk von 5,25 Zoll oder auch von 8 Zoll Standard—Floppy—Disk. 5,25—Zoll—Disketten können im MFM— Verfahren. 8—Zoll—Disketten im MFM— und FM—Verfahren bearbeitet werden. Zwei geri‘teinterne 5,25“—Floppy—Disk werden auf dem Floppy—Disk— Controller an einer 34—poligen Verteile6leiste in Schlitzklemm— technik angeschlossen. Ober eine ~weite Verteilerleiste können nochmals zwei interne 5,25“—Floppy—Disk angeschlossen werden. Standard—Floppy—Disk werden Ober einen 37—poligen Steckverblnder an der Rflckseite der Systemeinheit extern angeschlossen. Folgende Varianten können eingesetzt werden: 1. Anschluss von 2 internen Mini—Floppy—Disk 2. Anschluss von 4 internen Mini—Floppy—Disk 3. Anschluss von 2 internen Mini—Floppy—Disk und 2 externen Floppy—Disk—Laufwerken Als interne Laufwerke werden vorzugsweise Floppy—Disk PC 5601 ein gesetzt. Ext~rne Leufwerke können sowohl Mmi— als auch Standard— Floppy—Disk sein. AnschlussfShig sind folgende Laufwerkstypen: 5,25“—FD PC 5601 PC 5600.10 PC 5600.20 . 8~FD PC 5602 MF 3200 MF 6400 Es muss jedoch tOr andere Laufwerkstypen als das PC 5601 die soft— wareseitige UnterstOtzung vorhanden sein. 2. Technische Daten Steckkarte . 360 mm x 100 mm MLL III Verbindungselemente 1 x Buchsenleiste Xl 402—96 EBS—G0 4007 1 x Buch.senleiste X2 204—37 EBS—G0 4006/01—2V 2 x Verteilerleiste 34—polig X3,X4 806-3400—001 Betriebsspannungen 5P (+5v) 12P (+12V) 00 (Masse) Laufwerksinterface entsprechend Standard 150 286 Schnittstelle zum EG 1834 entsprechend Busrichtlinle EG 1834 Aufzeichnungsverfahren FM/MFM Sektorl~nge 128 Byte/256 Byte/512 Byte 3. Konstruktiver Aufbau Der Floppy—Disk—Contrøller besteht aus einer Mehrlagenleiterplatte (MLI.) der Grösse 360 mm x 100 mm. Die Verbindung zum Systembus realisiert die 96—polige indirekte Buchsenleiste Xl. Ober den Steckverbinder X2, eine 37—polige Buchsenleiste, können maximal zwei externe Laufwerke angeschlossen werden. Dieser Steckverbin— der ist auf der Rflcks?ite der Systemeinhelt herausgefört und somit von aussen zug8nglich. Zwei bzw. vier interne 5.25—Laufwerke werden an den Verteilerlei— sten X3 und X4 angeschlossen. Die Verteilerleiste X3 ist mit den Laufwerken 0 und 1, X4 mit den Laufwerken 2 und 3 verbunden. Die Laufwerke 1 und 3 werden am jeweiligen Kabelende angesteckt und sind mit Leitungsabschlusswiderstanden versehen. Alle intern eingesetzten Floppy—Disk sind laufwerkseitig mit DRIVE SELECT 1 zu adressieren. 4. Funktionsbeschreibung 4.1. Allgemeine Obersicht Der Floppy—Disk—Gontroller besteht aus folgenden FunktionSgrupPen: RESET—Steuerung — Konfigurationsschalter — Takterzeugung Motorsteuerung — Steuerregister — Laufwerkauswahl — Schreibsteuerung — Lesesteuerung — DMA—Steuerung — Blockschaltbild PLL Impuls— VerkuerZ. 70 ns /RD Read Data DL 074 DL 000 DL 074 f 0/2 RC-Komb. Teiler 74574 fO FDC—3 Data Window 4.2. Beschreibung der Funktionsgruppen 4.2.1. RESET—Erzeugung Das RESET—Signal des Systems setzt den FDC 8272 [AU Ober ein HAND fA9/t1J in den Grundzustand und das PF zur Bildung des Motorein— schaltsignales zurück. Gleichzeitig wird das System—RESET den FU— Laufwerken zugefOhrt. Für den Fall, dass der FDC einen undefinierten Zustand einnimmt, ist die Möglichkeit gegeben, Ober OUT 3F4h mit Bit 6 zum Steuerregister [A311 nur den FDC zurOckzusetzen, ohne den Zustand des gesamten Mikroprozessorsystems zu verändern. 4.2.2. Takterzeugung Zum Anschluss von Standard—rD—Laufwerken wird ein 8—MHz— und tOr Mmi— FU—Laufwerke ein 4—MHz—Grundtakt benötigt. Beide Takte werden aus einem quarzgesteuerten Taktgenerator von 8 MHz [Q1,A8] abgeleitet. Die Umschaltung des Taktes wird mit dem Signal P0 des Steuerregisters (Auswahl Standard— oder Mini—FD) Ober A9/3/6/8 realisiert. Die Erzeugung des Schreibtaktes WRCLI( erfolgt in Abhängigkeit vom Laufw.erktyp (8 oder 5,25 Zoll,FM oder MFM) an den D—FF A25 und A22, die zwei Schreibtakte von lus (8 Zoll MFM) bzw. 2 us Periodendauer (5,25 Zoll MFM, 8 Zoll FM) bilden. 4.2.3. Motorsteuerung Die Motorein— und —ausschaltung /M0 erfolgt softwaremässig Ober ein D— Flip—Flop mit OUT 3F6h und Schmitt—Trigger—schaltkreise A 302. Beim Einschalten wird das das D—FF rOckgesetzt. Durch die Softwaresteuerung des Motor—on—Signales wird der Verschleiss des Antriebsmotors so ge ring wie möglich gehalten. 4.2.4. Steuerregi.ster Das Steuerregister [A31] dient dazu, alle Funktionen der rD—Steuerung durch den FOC zu ermöglichen, Es besteht aus einem 8—fach D—FF und wird Ober den Datenbus durch die CPU mittels Ausgabebefehl auf das Tor 3F4h eingestellt. Folgende Steuersignale können gesetzt werden: * * * * * * * 5,25— oder 8—Zoll—Laufwerk precompensation—Zeiten Unterdrückung der precompensation Freigabe der LW—Select—Leitungen Sperren des Index—Loch—Signales für den FDC Software—RESET für den FDC Sperren der DMA—Steuerung 4.2.5. Laufwerkauswahl Die Laufwerkauswahl erfolgt durch den FDC, der es ermöglicht, bis zu vier Laufwerke anzusteuern. Aus zwei Laufwerk—Selektionssignalen 050 und 051 des FDC werden mittels 1—aus—8—Decoders [A4] und einem rransi— storarray [A38] die Laufwerk—Selektionssignale ISEC... ISE3 erzeugt. Da der FDC zyklisch die Laufwerke für jeweils 15 us anwShlt, hat das zur Folge, dass bei Laufwerken mit aktivem Selektionssignal der Motor einschaltet, Die Folge ist erhöhter Motor— dnd Diskettenverschleiss, FOC—4 Um dies zu verhindern, wird der 1—aus—8—Decoder nur zu bestimmten Zeiten freigegeben; entweder mit dem Signal UESEL aus dem Steuerregi— ster oder dem Signal HDL (head bad) vom FDC. Nach dem Verlassen der Programmroutine wird das Bit UESEL im Steuerregister wieder inaktiv geschaltet. HDL vom FOC muss ebenfalls inaktiv sein, und somit wird der Decoder gesperrt. Um einen I±aufwerk—Zugriff bei Spannungsausfall zu verhindern, wird Ober die Spannung 12P die Freigabe des Transistorarrays gesteuert. Eine Z—Diode bewirkt bei Unterschreiten von 7,5 V das Sperren des Transistorarrays. wodurch eine DeselektiOn der Laufwerke erreicht wird. 4.2.6. Schreibsteuerung Die Schreibdaten vom FOC mit einer Impulsbreite von 200 ns werden in einem D—FF [Ag4/9) zwischengespeichert. Im MFM—Aufzeichnungsverfahren liefert der FDC ausserdem noch zwei precompensation—Signale PSO und PS1, mit denen definiert wird, ob die Schreibimpulsabgabe frOher, splter oder normal erfolgen soll. Aus dem 8—MHz-Takt werden vier precompensation—Z~iten abgeleitet (125, 250. 375 und 500 ns; TA8. /TA4, TA3 und /TA2). Im Steuerregister wird eine der precompensation— Zeiten mit TII4EI und TIME2 softwaremtssig ausgew5hlt und Ober den Multiplexer 1 [DL2S1, Ao29] ein Schieberegister getaktet [DL295. *37). Mit 4er H—L-Flanke dieses Taktes werden die zwischengespeicherten Schreibimpulse in das Schieberegister DL 295 Obernommen und mit jeden Takt weitergeschoben. Drei Ausgänge des Schieberegisters sind auf den I1ultiplexer 2 gefOhrt[DL2S1. *30]. Dieser wird durch die precomper.sa tion—Signale P50 und P51 des FDC gesteuert. Der erste Ausgang des Schieberegisters ist fflr frOhere, der zweite fflr normale und der dritte Ausgang fOr sp8tere Impulsabgabe verantwortlich. FOr Laufwer ke, die keine precompensation benötigen, kann diese Ober das S‘teuerre— gister gesperrt, werden (PRE=L0W. Ausgang 6). precompensation—Zei ten 125 250 375 500 ns ns ns ns TIME1 L H L H TIME2 L L H II Schrei bimpul sabgabe normal frflher sp8ter PRE L/H H H PSO L H L P51 L L H Am Ausgang des Multiplexers 2 liegen die Schreibimpulse Leitungstreiber an den Laufwerken an [75450, A40). Ober einen 4.2.7. Lesesteuerung Die vom Laufwerk kommenden Lesedaten werden mittels eines UV [A27] auf 500 ns Impulsbreite eingestellt und dem Phasenregelkreis (PLL) zuge— fflhrt. Die PLL hat die Aufgabe. einen spannungsgesteuerten Oszillator in Frequenz und Phase mit den Lesedaten zu synchronisieren und Takt impulse zu erzeugen, die in fester Relation zu den Lesedaten stehen. Damit können Langzeitschwankungen der Bitabst~nde infolge von Gleich— FDC—5 laufschwankungen bzw. geringfflgige Drehzahlabweicliungen der Laufwerke ausgeglichen werden. Die PLL besteht aus Phasenvergleich [*10/6,8), nachgeschaltetem Tlefpass, einem spannungsgesteuerten Oszillator (Opv 8761 [*36), Transistor SC 308 [vi], Schmitt-Trigger K155TL1 [*3), Kondensator iooo pF [Cia), Megator 7406 [*2/10]) und einem Teller DL074 [*21/9]. Der Oszillatortakt wird Ober den Teiler [*21/9) gemeinsam mit den Lesedaten dem Phasenvergleich zugeföhrt. Ein weiterer Teiler [A23/9) kann Je nach Wahl von Aufzeichnungsverfahren und —format zugeschaltet werden. Am Ausgang entsteht Je nach Frequenz— und Phasenabweichung eine impulsfßrmige Fehlerspannung, die mittels des Tiefpasses ge— gl8ttet wird und den spannungsgesteuerten Oszillator Ober den Opera— tionsverstfrker [*36) beeinflusst. Der Ausgang des OPV steuert Ober die Konstantstromquelle Vi den Schmitt—Trigger, dessen Schaltzeitpunkt sich in Abh3ngigkeit von der Grösse der Fehlerspannung verschiebt. Die Freilauffrequenz des Oszillators wird mit einem Regler auf 2000 kHz + 2 kHz eingestellt. Mittels eines D—FF (*21/5) wird aus der halben Oszillatorfrequenz das Signal Data—Window erzeugt. In Abhängigkeit vom Aufzeichnungsverfahren ist es 1 oder 2 us lang LObt oder HIGH, wobei jede Polarit8t gültig ist. Der Lesetakt kann somit eine Frequenz von 500 kHz oder 1 14Hz besitzen. Ein zweites UV, gesteuert durch /RD, hat eine Haltezeit von 250 ns. Die Röckflanke markiert die Mitte eines Bitraumes, der ein Bit enthal ten kann. Aus dieser Rßckflanke wird ein ca. 70 ns breiter Impuls gewonnen, der dem FDC als Lesedatenimpuls zugeführt wird. Mit einem Regler kann dieser Impuls in die Mitte des Data—Wlndow-Raumes gelegt werden. Damit ist es möglich, Einzelbits solange sicher zu erfassen, wie sie sich trotz eventueller Positlonsabweichungen noch im für sie bestimmten Data—Wlndow—Raum befinden. 4.2.8, Lesen des ersten Sektors Die mittels eines FDC—$chaltkreises beschriebenen Disketten sind so wohl vom FDC als auch von Systemen, die nach der Norm ECMA 70 bzw. CR05 5110 arbeiten, lesbar. Bei den nach dieser Norm beschriebenen Disketten befindet sich jedoch das Adressfeld des ersten Sektors Jeder Spur bedeutend naher am Index—Loch als bei vom FDC beschriebenen Disketten. Der erste Sektor Jeder Spur einer solchen Diskette Ist durch den FDC nicht lesbar. Um diese Sektoren dennoch vom FDC lesen zu können, wird das IndexSignal /IX zum Lesen des ersten Sektors ausgeblendet. Zu diesem Zweck wird das Signal FIX des Steuerregisters [An. bit 2) HIGH gesetzt und damit Ober das NOR—Gatter *12/4 der Index—Loch—Eingang IDX des FDC fest an LOW gehalten. Bei allen anderen Sektoren wird FIX auf LOW gesetzt, so dass das Indexlochsignal /IX Ober das MOR—Gatter zum F0C gelangen kann. 4.2.9. DMA—/INT— Arbeit Der Datenaustausch zwischen FDC und RAM wird mittels des DMA (Direct Memory Access) realisiert. Das Signal DRQ (DMA—Anforderung) vom FDC wird Ober *44 verzögert, um die Zeitbedingungen einzuhalten und Ober den Treiber 8216 [A39) mit DRO2 des DMA verbunden. Das Ouittungssignal DACK2 des DMA wird gemeinsam mit Bit 8 des Steuerregisters *31, ver knüpft an *18/8. dem FDC—Schaltkreis zugeführt und setzt ausserdem das Verzögerungs—FF 1*44) zurück. Das Blockendesignal TC vom DMA—Schalt— kreis gelangt nur in Verbindung mit OACK2 vom DMA zum FDC, da der DMA nur ein Block-endesignal besitzt. TC und DACIC2 wiederum werden nur freigegeben, wenn Bit 8 des Steuerregisters LObt gesetzt ist. Ansonsten FDC-6 ist dieses Bit HI6H und verhindert eine Störung bzw. Beeinflussung des FDC 8272. Die Obertragung von Daten geschieht folgendermassen: Der FDC sendet das Signal DRQ (DMA—Anforderung) zum DMA—Schaltkreis auf der System— platine, welches mit /DACK2 bestätigt wird. Der DMA meldet nun seiner seits die Bus—Anforderung bei der CPU an. Erteilt die CPU dem DMA die BUS—Herrschaft, erfolgt der Datenaustausch zwischen FDC und Speicher oder umgekehrt Ober den DMA. Hat der DMA ein Byte Obertragen, gibt er die BUS—Herrschaft an die CPU zurflck und wartet darauf, dass er vom FDC die Anforderung fflr die Obertragung des nächsten Bytes erhält. Dieser Vorgang wiederholt sich bis zur Beendigung eines Obertragungs— zyklusses, der mit Senden des Signales TC (Terminal Count) vom DMA zum FDC abgeschlossen wird. Das Interruptsignal vom FDC wird durch IRO Ober den Treiber 8216 [A39] mit dem Interrupt—Controller auf der Systemplatine (hier 1R06) ver~un— den. Interrupts werden erzeugt bei: — Datenlesen — Spur lesen — ID—Feld lesen — Daten schreiben Spur formatieren — Vergleichen — Suchen — Recalibrieren (Schreib—/Lesekopf auf Spur 00 5. kontaktbelegung der Steckverbinder mit Kurzzeichenöbersicht Steckverbinder Xl: siehe Busrichtlinie PC EC 1834 Steckverbinder X2: PIN 1 2 3 4 5 6 7 8 9 10 11 12 13 14 15 16 17 18 19 20. ‚.35 36 37 Kurzzeichen IRDYL /HDSEL IRD /WP ITO /WE IWD IST /SD Bezeichnung READY Laufwerk head select read write protected track 00 write enable write dfla step step direction IMO2 ISE2 /M03 motor an 2 select 2 motor an 3 ISE3 /LCT /FR ITS IFW IHL 00 select 3 bw current fault reset twa side fault head bad Masse ‚‘IX 5P IRESET Index +5V reset Vertetlerleiste X3: PIN 1 2 3 4 turzzeichen 00 00 00 00 8 /IX II 12 13 14 15 16 17 18 19 20 21 22 23 24 25 26 27 28 29 30 31 32 33 34 Messe —— 5 6 7 9 10 Bezeichnung —— 00 00 /M01 00 /SE0 00 /SEI 00 /M00 00 /S0 00 IST 00 /WD 00 /WE 00 /T0 00 IWP 00 IRO 00 /HDSEL 00 /ROYL Index motor an 1 select 0 select 1 motor on 0 step dlrection step wrlte data write enable track 00 write protected read head select ready Vertetlerlelste X4: _PIN 1 2 3 4 5 6 7 Kurzzeicheq 00 00 00 Masse —— 00 —— 10 11 00 ‚IX 00 /M03 00 12 13 14 15 16 17 1SE2 00 /SE3 00 /M02 00 8 9 Bezeichnuna index motor on 3 select 2 select 3 motor on 2 FDC—8 ‘i II 1— 6 rq — • r c— ~4 ZZ mc ‚CD mm .4 cm — 0 ‚ na .49 ‚0 CD •‘l —‘ 0 z a m c flCD (0 Z mc UI — —‘CD CD 0..4 ms Ort m J m (0 c —‚ (0 ID 0 i4 1< a 0 CD 0 ‚ r 1.‘ (4 0 0 a r -< n 1 CD 0 CD .4 0 m 0 .4 ‚ V CD 1 r+ E 0 0 ‚r n 4 3 cl —‘ CD cl 0 ~ — r+ CD E 1 et cl ~ cl CD 4 E m 0 .4 UI Z — 1 CD 0 (4 ~ In — CD ~ ~00flOZ0I0COZCb,0Cfl 0 0 0 W 0 P1 0 ...l 0 Z •.4 4 — 0 CD ~ (0 — (fl .4 0 1+ CD awr.,~0ww—Jow1awT.3—o.ow m —s 0 ~ a (4 0 1 — ~ Or .4 mm 1+1+ om 00 •1••1 —. e CD N1 - zo mm ~m an m~ EZ .4-. 0 (0..4 CD — 01(0 etc 0~ -‘0 ...‘rt ~z —— 0 4— 1 Ir CD II ~< Nr. XX == wa wa 00 nn •. mm,‘ —o r1 UI — ‚zw m(0z • 0 — — O~ mc, —.CD c41 flca ~mm flflC W(nO (fl~ (0•1 CDE X — -fl —Je‘ rtO • ma .4m mm mm —0 Z Or o mz ..nZ an P4% = ‚rw ‚ 3m 00 1+ E cl c % ø 3 14 ZCD < -.z 90 < r -< • r •0 ~Z WC0 CD mc ~C0 a m ••1 3~JCC 0 (0>~W CD=r‘JM U1J~4 •‘.. MM t 0 00 —‘0 rt~ ~.4 I+o mm ~——— -~.. ~ ‘.Cfl~C —-.— ø‘j~r mC~fl ~ • CflCflCflCfl z (0 ~ m~ = o— •• C40 —. —. — — CD w CD W —‚ m ‚er. 0 00 -sa o o %~~Z P4 cl ~m -•I-~ 0‘ CD 0.0 ZU O~ ~ ‚ M ui,-fl 0~ • c+cßm mm-. —~= c z Z 0 m W CD P4 — Z m — N P4 ID = 6.3. Einstellung des Read—Data-Impulses 1. Strahl 1 des Oszillographen an Messpunlct 144 (data WindOW)Q~~~2 2. Strahl 2 des Oszillographen an Messpunkt 143 (RDD) 3. Mit Regler R47 (10 kOhm) wird der RDD—Impuls in die Mitte des Data—Window—Raumes gelegt RDD (W3) _______ DATA IIIMDOW (144) _______________ ________ 1~1 _______________ ________ _____ 1 1(2) Us 2(4) us _____ ~5 ______ — _____ ________ 143 FDC 8272 S1:8 R47 1 1~1 R46 7. Wartungsyorschrift Der Floppy—Disic—controller ist wartungsfrei. 1 ______ _______ S1:1 .1. . BuIJGnG;S—QJ snqw,,SLS pnflLe1OsIOOLS * * * * * Betriebsdokumentatlon * * * * * * Floppy — Disic robotron (5501 Personalcomputer robotron EG 1834 * * * * * Inhaltsverzeichnis 1. 2. 2.1. 2.2. 2.3 2.4. 2.5. 3. 3.1. 3.2. 3.3. 4. 4.1. 4.2. 4.3. 5. Verwendung und Einordnung TechnIsche Daten Abmessungen/Masse Umgebungsbedingung~~ Stromversorgung Signalinterf~ce Leistungsparame~~~ ElektronIsches Interface Allgemeines Ein— und Ausgabesignale Masseverbindung Montage— und Einstellvorschritt/Betriebsbedlflguflgen Brllcken Steuerung der Frontplattenanzeige Steuerung des Direktantriebes Wartungsvor~chrjj~ Stand: 03/88 * 1. Verwendung und Einordnung Der Diskettenspeicher robotron K 5601 Ist ein externer Speicher mit wahlfreiem Zugriff und hoher Datenkapazität. Die Diskette kann doppelseitig und mit doppelter Spurdichte beschrieben werden, so dass auf einer Diskette Daten bis zu einem Megabyte (unformatiert) gespeichert werden können. Der Diskettenspeicher benötigt eine externe Stromversorgung. Er realisiert alle zum Informationsaustausch mit dem Rechner notwen digen Steuer— und Regelungsvorginge selbständig. Der Anschluss an den Rechnerbus muss Ober eine Anpass—Schaltung erfolgen. Als Datenträger dOrfen nur klassifizierte Disketten mit 5,25‘ Durchmesser verwendet werden, wenn diese vom Hersteller tOr die doppelseitige Arbeit mit doppelter AufzeichnungSdichte und doppel ter Spurdichte zugelassen wurden. 2. Technische Daten 2.1. Abme5sungen/Masse — Abmessungen: (ohne Frontblende) 203 mm 146 mm 41.5 mm Länge Breite Höhe — Masse: 1,3 kg 2.2. Umgebungsbedingungen 26465 Die Klassifizierung des Diskettenspeichers K 5601 nach TGL ist: EK3 / TK2 / 621 / 321 / TMI. . .4 1 Betrieb Umgebungstempera 10... 50 tur /Grad C 30% . . . 80% relative Luft— feuchte 1 bei max. 30 Grad C 1 nicht kondens 1 nicht einge Dauer schränkt Atmosphärischer Druck /kPa 1 84 . . . 107 ! Temperatur gradient 1 K/h 1 —<15 1 Lagerung 1 Transport 5 . . . 35 25°C / 85% —59 max. 3 Monate max. 3 Monate . . . 30 C / 60 95% 1 1 84 1 1 1 —<30 . . . 107 1 36 1 <30 . . . 107 2.3. Stromversorgung Zum Betrieb des Diskettenspeichers sind die Spannungen +12V notwendig. Folg. Parameter sind einzuhalten: Spannung +5V zulässige Toleranz max. Lei stungsverbrauch typ. • Belegung des indirekten triebsspannungen Spannung +12V 0V +5V ± 5~ •ioo mV Spitze—Spitze Stromaufnahme bei Betrieb typ. 0,4 0,5 und +12V ± 5% zulässige Brummspannung (einschl. Rauschen) +5V ioo mV Spitze—Spitze A < A 0,3 1.0 A A 10.0 14 4—poligen Steckverbinders fflr die Be— Kontakt 1 2, 3 4 2.4. Signalinterface Die Interfacesignale werden flber einen direkten 34—poligen Steck— verbinder zugefßhrt. (siehe Bild 1) Signalbezeichnung frei uM USE /D53 IIX /DSO /051 /0S2 /140 /50 /ST /WD /WG /T0 /WP /RD /53 /RDY in Betrieb Auswahl d. Speichers Index Auswahl d. Speichers Auswahl d. Speichers Auswahl d. Speichers Motor ein Schrittrichtung Schritt Schreibdaten Schreibbefehl Spur 00 Schreibsperre Wiedergabedaten Kopfauswahl Laufwerk bereit 3 0 1 2 Kontakt 0 Volt Bezugspotenti al 2 1 4 3 6 5 8 7 10 9 12 11 14 13 16 15 18 17 20 19 22 21 24 23 26 25 28 27 30 29 32 31 34 33 Laufwerkseitiger direkter Steckverbinder: je Leiterplattenseite 17 Kontakte 34 Kontakte reilung 2.54 mm Kodierschlitz zwischen Kontakt 4 und 6 ( 3 und 5 2.5. Leistungsparameter Abmessung der Diskette (Hölle) Speicherkapazit8t je Diskette (unformatiert, MEM—Aufzeichnung) Anzahl der Arbeitsfl8chen Motorstartzei t Motornachlaufzeit (Option) Di skettendrehzahl Kopf zu stell zeit Kopf beruhig ungszeit Schrittzeit Spur/Spur Spurdi chte Anzahl der Spuren Obertragungsrate Aufzetchnungsverfahren Dauerschal leistungspegel Funkentstörung Schreibsperre 3. 133.3 mm x 133.3 mm 1 2 MByte 500 ms ~e in e 300 U/inin + 21 O ms 15 ms 3 ms 96 tpi je Seite 80 125 / 250 kBit/s FM / MFM (SD / DD) • 55dB AS nich VDE 0871 und TGL 20885 /12 Elektronisches Interface 3.1. Allgemeines An eine Aftschlusseinheit, die den Rechnerbus mit dem Disketten— speicher verbindet, können max, vier Laufwerke in Ketten— oder in Sternschaltung angeschlossen werden.Alle Interfacesignale sind L0W-aktiv. £ingangssignale: LOW — Pegel Strom för Abschlusswiderst8nde Strom för Eingangsgatter HIGH — Pegel Ausgabesignale: L0W — Pegel 0 0.5 V 18 mA 73.2 cA 2.5 .. . 5.25 V . ‚. 0 .. . 0.4 V Abschl usswidersUnde: Die Widerstandsgrösse betr8gt 330 Ohm ± 5%. Die Widerstände för die Leitungen DS0 . . . 3 sind fest auf der Interface—Leiterplatte verlötet. För alle anderen Eingangssignale kann mittels IC—Sockel ein Widerstandsnetzwerk bestöckt werden. Bei Auslieferung ist dieses Netzwerk bestöckt. Bei der Zusammenschaltung der Diskettenspeicher in Kette sind die Netzwerke bei allen Laufwerken mit Ausnahme des letzten am Inter— facekabel zu entfernen. Bei Anwendung der Sternschaltung dörfen die Netzwerke bei keinen Laufwerk entfernt werden, 3.2. Ein— und A~jsgabesignale Eingabesignale sollen im folgenden die Signale Sein, die zum Diskettenspeicher gesendet werden, wShrend die Ausgabesignale vom Diskettenspeicher gesendet werden. Eingabesignale: IDSO . 3 select 0 . . 3 Das Signal dient der Auswahl eines speziellen Diskettenspeichers far die Operation. Nur das /05—Signal, dessen Bröcke auf der Leiterplatte gesteckt ist, ist wirksam. Wenn das Signal aktiv ist, sind alle Ein— und Ausgabesignale wirksam. Palls das Signal inaktiv ist, sind nur die Signale /M0 und uM USE wirksam. Max. 0,5 us nach Wirksamwerden des Signales /DS werden auch die anderen Ein— und Ausgabesignale als göltig erkannt. In Abh8ngigkeit von der Bröckenbestflckung kann mit diesem Signal die LED in der Frontblende eingeschaltet werden. — /MO motor on Dieses statische Signal dient dem Einschalten des Diskettenantrie— bes. Der Direktantrieb erreicht seine Menndrehzahl von 300 U/min 500ms nach Einschalten des Signales. — /SD step direction Der Pegel dieses Signales definiert die Richtung der Bewegung des Kopfschlittens, falls auf der IST—Leitung Impulse gesendet werden. Mit HIGH—Pegel bewegt sich der Schlitten in Richtung Aussenspur, mit LOW—Pegel in Richtung des Diskettenzentrums. — isr step Das impulsförmige Signal dient der Bewegung des Kopfschlittens. Die Impulsbreite muss gr8sser als 800 ns sein. Der Kopf bewegt sich je Impuls eine Spur. Die Bewegung des Kopfes wird mit der Rbckflanke des Impulses gestartet und ist einschliesslich Kopfberuhigungszeit nach l8ms abgeschlossen. Bei mehreren aufeinanderfolgenden Schritten in einer Richtung kann der Impulsabstand 3 ms betragen. Beim Wechsel der Richtung ist ein Impulsabstand von 18 ms zu garantieren. Das Signal ist unwirksam, wenn das Signal /WP HIGH und das Signal /WG LOW ist. Das IST—Signal ist ebenfalls unwirksam, wenn das /T0— Signal LOW ist und nach aussen positioniert werden soll (/SD=HIGH) - — /WG write gate Mit Hilfe dieses Signales können die geschriebenen Daten gelöscht und neue Daten aufgezeichnet werden. Das Signal ist unwirksam, wenn das /WP—Signal aktiv ist. Das Signal soll erst LOW werden, wenn folg. Bedingungen erfOllt sind: — ‘ 500 ms nach dem Einschalten des Antriebs — ‘ 18 ms nach dem letzten wirksamen Schrittimpuls — > i00 us nach einem Pegelwechsel des Signales ISS Keines der folgenden Signale darf innerhalb 1 ms nach dem Schalten dieses Signales auf HIGH schalten: — Schalten eines Kommandos zum Stoppen des Motors — Schalten des, Signales lOS zu HIGH — Start einer Kopfpos‘itionierung durch IST—Impulse — Wechsel des Pegels des Signales ISS /1W write data Diese Signal enthflt die Daten, die auf Diskette geschrieben werden sollen. Die Impulse sollen 0,1 us bis 2,5 us breit sein. Es wird nur die Vorderflanke der Impulse genutzt. Dieses Signal ist unwirksam, wenn das IWG—Signal [BGH ist oder wenn das Signal /WP aktiv ist. — FD-S — /55 side one select Das statische Signal dient der Auswahl der Seite der doppelseiti— gen Diskette, die tOr das Lesen oder Schreiben genutzt werden soll, Wenn dieses Signal HIGH ist, dann Ist der Magnetkopf tOr die Seite 0 der Diskette (Unterseite) ausgewählt, mit LOW wird der Kopf tOr Seite 1 (oberseite) angewählt. Das RD—Signal der ausgewählten Seite wird 100 Us nach dem Um schalten des Signalpegels goltig. Wenn nach Abschluss einer Schreiboperation die andere Seite der Diskette ausgewähl; werden soll, dann darf der Pegel des Signales /SS erst nach mehr als 1 ms nach Schalten des /WG—Signales auf HIGH schalten. Eine Schreiboperation auf der ausgewählten Seite (/WG = LDW) kann erst nach 100 Us nach dem Wechsel des Signalpe— gels /SS beginnen, /114 USE in use Dieses Signal ist nur wirksam, wenn die Brflcke IU geschlossen ist. Das statische Signal zeigt an, dass alte Diskettenspeicher in Gebrauch und unter Kontrolle des Wirtssystems sind, Die Anschaltbedingung der Frontblendenanzeige ist auf dieses Sig nal bezogen. — Ausgabesignale: /T0 track 00 Das statische Signal zeigt an. dass sich der Kopfschlitten in der Spur 00 (in der äussersten Spur) befindet. Das Signal wird nach mehr als 2,8 ms nach dem wirksamen IST—Impuls goltig. — /1,X index / sector Das impulsfbrmige Signal dient zur Erkennung der Indexlöcher. Dieses Signal kann 500 ms nach dem Start des Direktantriebs in exakten Zeiten ausgegeben werden, falls eine Diskette eingelegt ist. Wenn eine sott—sektorierte Diskette eingelegt ist, ‘dann wird wäh rend einer Umdrehung der Diskette ein Indeximpuls gesendet. Die Vorderflanke des Signales wird als Bezugspunkt genutzt. — /RD read data Das impulstörmige Signal enthält die Lesedaten der Diskette, die sich aus Takt— und Datenbits zusammensetzen. Die Vordertlanke des Impulses wird zum Bezug genutzt. Dieses Signal wird goltig, wenn folg. Bedingungen erföllt sind: — Diskettenspeicher ist im RDY—Zustand. — 18 ms nach dem letzten wirksamen IST—Impuls. — ‘ 1 ms nachdem das Signal /WG HIGH wurde. — > 100 us nach Umschalten des Pegels des Signales /SS — — /WP write protect Das statische.Signal dient der Anzeige, dass die Schreibgenehmi— gungsöffnung der Diskette maskiert ist, Wenn dieses Signal aktiv ist, dann sind die Daten vor Löschen geschOtzt, und das Schreiben neuer Daten wird verhindert /RDY ready Das statische Signal zeigt an, dass das Laufwerk ir~ Bereitschaft zum Schreiben und Lesen ist. Der Diskettenspeicher geht bei Verwendung einer softsektorierten Diskette ifl den Bereitschaftszu— stand, wenn tolg. Bedingungen ertflllt sind: — die Spannungen +5 V und +12 V liegen an — FD-6 die Diskette ist eingelegt und ein Motorstart—Kommando Ist aktiv — der /IX—Impulsabstand ist grösser als 50% des Sollwertes und danach sind zwei IX—Impulse gezählt worden — der IX—Jmpusabstand ist innerhalb des Bereiches von +6 % des Sollwertes Das Signal wlrö nach c 800 ms nach dem Start des Direktantriebes LOW. Dennoch erreIcrjt~er Antriebsmotor die Nenndrehzahl Innerhalb von 500 ms nach dem Start, und Datenlese— und —schreiboperationen können ausgeführt werden, bevor das Signal /ROY LOW wird. Das Signal /RDY schaltet Innerhalb von 0,3 ms nach Abschalten von INC auf HIGH. — 3.3. MasseverbIndung Das Chassis des Diskettenspelchers ~st elektrisch mit 0V Gleich— Spannung durch die Brücke FG auf der Interfacelelterplatte verbun den. Das Laufwerk wird mit geschlossener Brücke FG ausgeliefert. 4. Montage— und Elnstellvorschrift/Betrlebsbedlngungen 4.1. Brücken Sämtliche Brücken sind auf der Interfacelelterplatte des Laufwer kes montiert. Das Einsetzen der Kurzschlussbrücke wird als EIN— Zustand der Brücke definiert. Bei Einbau der Laufwerke in den EC 1834 sind folgende Brücken bestückt: DS1 — Auswahl erfolgt durch Kabel RY — Ausgabe RDY—Signal an PIN 34 FG — FRAME GROUNOING (LW—Rahmen elektrisch mit 0V verbunden) ML — Spindelmotor einschalten mit DRIVE SELECT (OS) E0 — Signal ‚IX wird unabhängig vom RDY — Zustand ausgegeben — Brücken DSO. .3: Bei der Schaltung der Diskettenspelcher In Kette wird durch diese Brücken die Adresse des Laufwerkes festgelegt, d. h. • es sind max. vier Laufwerke adressierbar. Es dürfen niemals zwei Laufwerke dieselbe Adresse haben! Brücken IU=AU5 1 HL=AUS Die Brücken dienen der Auswahl des Signales am Kontakt 4 des Interfacesteckers. HL ist nicht genutzt. Wenn die IU—Brücke. EIN ist, dann dient das Signal am Kontakt 4 der Steuerung der Front— LED (in Verbindung mit Brücken DSO. . .3, Ui und U2). — Brücken U1=AIJ5 / 1J2=AUS Die Brücken dienen der Steuerung der Front—LED. Brücken RY=EIN / XT=AUS Die Brücken dienen der Auswahl der Funktion des Kontaktes 34 des Interfacesteckverbinders, Wenn die Brücke tv geschlossen ist, wird das Signal IRDY an Kontakt 34 ausgegeben. Falls die Brücke XT EIN ist, wird an Kontakt 34 ständIg LOW ausgegeben. — — Brflcke ML=EIN Die Brflcke dient der Festlegung d~r Bedingungen f~r die Motorrota tion. Bei offener Bröcke rotiert der Motor nur bei aktivem Signal /MO. Falls die Brflcke geschlossen ist, dreht der Motor mit aktivem Signal /M0 oder während die Front—LED an ist. Brflcke RE=AUS Bei geschlossener Brflcke ist die automatische Recalibrierung ein geschaltet, d.h., nach dem Zuschalten der Spannung positioniert der Schlitten selbständig in die Spur 00. Dafflr sind max. 255 es erforderlich. Während dieser Zeit ist der Speicher nicht im ROY— Zustand. — BrOcken E0=EIM / E2=AIJS Mit Hilfe dieser BrOcken kßnnen die Ausgabebedingungen för die Signale /IX und /RD festgelegt werden. Wenn die Bröcke E0 EIN ist, wird das Signal unabhängig vom RDY— Zustand des Laufwerkes ausgegeben. Falls die Brdcke nicht bestöckt ist, wird d~s Signal nur bei aktiven RDY—Signal ausgegeben. Wenn die Bröcke E2 EIN ist, wird das Signal /RD nur ausgegeben, wenn das Laufwerk im RDY—Zustand ist. Bei nicht bestflckter Brflcke wird das Signal unabhängig vom RDY—Zustand ausgegeben. Im Auslieferungszustand (E0=EIN / E2=AUS) werden beide Signale bei ausgewähltem Laufwerk ausgegeben. — Brflcke FG=EIH Die BrOcke verbindet das Chassis elektrisch mit 0V Gleichstrom. 4.2. Steuerung der Frontplattenanzeige Die Anzeige schaltet ein, während DS0. BrD DS0. .3 geschlossen .3 aktiv ist. 4.3. Steuerung des Direktantriebes Der Direktantrieb beginnt mit der Rotation, den Bedingungen erfOllt ist: — — 5. wenn eine der folgen Drehung durch externes Kommando: Der Direktantrieb rotiert, wenn das Signal /M0 zum Motors aktiv oder die Front—LED eingeschaltet ist. Automatische Drehung durch interne Schaltung Die automatische Drehung wird beim Einlegen zur besseren Zentrierung gestartet. Wartungvorschrift Der Diskettenspeicher ist wartungsfrei. einer Start des Diskette • tns~•• ~ va taan Budeungsmasdiba_k Karl-Mau-Stadt Annaberg.r Straße 93 Karl-Marx-Stadt DDR—9010 Export.ur •%~4—Expef~bpe.t Volbeig.n.r Außenhanddsbetd.b der D.utsds.n D.malcratlsd*n Republik All.. da Kosmonaut.n 24 Berlin DOR~-ll4O 1SZ540117S (GERa e5OflOtOOl Kv ima V71 iNs —
