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ステレオ、24ビット、192kHz、 マルチ・ビット Σ∆ D/Aコンバータ AD1853* 特長 アプリケーション 5 V、ステレオ・オーディオD/ACシステム ハイエンド：DVD、CD、ホーム・シアター、カーオーディオ、音楽 16/18/20/24ビット・データに対応 編集用キーボード、デジタル・ミキシング・コンソール、デジタ 24ビットと192 kHzのサンプル・レートをサポート ル音響プロセッサ 広範なサンプル・レートに対応：32、44.1、48、88.2、96、192 kHz アイドル・トーンとノイズ・フロアを削減した「完全差動直線性再 生」によるマルチビット・シグマ−デルタ変調器 概要 AD1853は全機能を内蔵した高性能ステレオ・デジタル・オー データを直接スクランブルするD/AC−ジッターの影響を最小に ディオ再生システムICです。高性能デジタル補間フィルタ、 マルチ 最適な性能を達成する差動出力 ビット・シグマ−デルタ変調器、および連続時間電流出力アナログ 48kHzでのS/N比（ミュートなし）：120dB（Aウェイト・モノ） D/Aコンバータで構成されています。また、SPI互換シリアル・コ ：117dB（Aウェイト・ステレオ） 48kHzでのダイナミック・レンジ（ミュートなし） ントロール・ポート経由でプログラムできる内蔵クリックレス・ ステレオ減衰器とミュート機能を備えています。AD1853は、既存 ：119dB（Aウェイト・モノ） の全DVDフォーマットと完全に互換性があり、最大24ビットの ：116dB（Aウェイト・ステレオ） ワード長で48、96、192kHzサンプル・レートをサポートします。ま −107dBのTHD＋N（モノ・アプリケーション回路、図30参照） た、サンプル・レート3 2 、4 4 . 1 、4 8 k H z で「R e d b o o k 」規格の −104dBのTHD＋N（ステレオ） 50/15μsデジタル・ディエンファシス・フィルタも提供します。 115dBのストップバンド減衰（96kHz） AD1853は、各種のA/Dコンバータ、DSPチップ、AES/EBUレ クリックレス・ボリューム・コントロール内蔵 シーバ、サンプル・レート・コンバータに外付けロジックなしで相 ハードウェア／ソフトウェア制御可能なクリックレス・ミュート 互接続可能な、非常に柔軟なシリアル・データ入力ポートを備えて シリアル（SPI）制御：シリアル・モード、ビット数、補間係数、ボ います。AD1853は、左寄せ、I2S、右寄せ、またはDSPシリアル・ポー リューム、ミュート、ディエンファシス、リセット ト互換モードに設定できます。また、MSB優先、2の補数フォー サンプル・レート32、44.1、48kHz対応のデジタル・ディエンファ シス処理 マットのシリアル・オーディオ・データを受け入れます。 AD1853は＋5V単電源で動作します。シングル・モノリシック集 5つのマスタ・クロック周波数をサポートするクロック自動分周回 路 積回路で製造され、動作温度範囲は0∼＋70℃、28ピンSSOPパッ ケージにおさめられています。 柔軟なシリアル・データ・ポート：右寄せ、左寄せ、I2S互換、DSP シリアル・ポート・モード対応 28ピンSSOPプラスチック・パッケージ 機能ブロック図 シリアル・ モード 2 シリアル・ データ・ インターフェース 8×FS 補間器 マルチビット・シグマデルタ変調器 ID/AC 減衰器 / ミュート 8×FS 補間器 マルチビット・シグマデルタ変調器 ID/AC アナログ 出力 2 ミュート ディエンファシス 自動クロック 分周回路 リファレンス 減衰器 / ミュート リセット クロック 入力 2 シリアル・コントロール・ インターフェース AD1853 デジタル・ データ入力 デジタル 電源 コントロール・ ボリューム・ データ入力 3 ミュート INT2× INT4× アナログ電源 2 ゼロ・フラグ アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していますが、 当社はその情報の利用、また利用したことにより引き起こされる第3者の特許または権 利の侵害に関して一切の責任を負いません。さらにアナログ・デバイセズ社の特許また は特許の権利の使用を許諾するものでもありません。 *特許申請中。 REV.A アナログ・デバイセズ株式会社 本 社／東京都港区海岸１ - １ ６ - １ 電話03（5402）8200 〒105−6891 ニューピア竹芝サウスタワービル 大阪営業所／大阪市淀川区宮原３ - ５ - ３ ６ 電話06（6350）6868㈹ 〒532−0003 新大阪第２森ビル AD1853 ―仕様 特に記述がない場合のテスト条件 電源電圧（AVDD、DVDD） ＋5.0V 周辺温度 ＋25℃ 入力クロック 24.576MHz（512×FSモード） 入力信号 996.094kHz 入力サンプル・レート 48kHz −0.5dBフルスケール 測定帯域幅 20Hz ∼ 20kHz ワード幅 20ビット 入力電圧HI 3.5V 入力電圧LO 0.8V アナログ性能（図参照） Min 分解能 S/N比（20Hz ∼ 20kHz） フィルタなし（ステレオ） フィルタなし（モノ、図30参照） Aウェイト・フィルタ使用（ステレオ） Aウェイト・フィルタ使用（モノ、図30参照） ダイナミックレンジ（20Hz ∼ 20kHz、−60dB入力） フィルタなし（ステレオ） フィルタなし（モノ、図30参照） Aウェイト・フィルタ使用（ステレオ） Aウェイト・フィルタ使用（モノ、図30参照） 全高調波歪み＋ノイズ（ステレオ） 107.5 110 −94 全高調波歪み＋ノイズ（モノ、図30参照） アナログ出力 差動出力範囲（IREFに1 mAを入力したときの±フルスケール） 各出力ピンの出力容量 帯域外エネルギー（0.5×FS ∼ 75kHz） CMOUT DC精度 ゲイン誤差 チャンネル間ゲイン・ミスマッチ ゲイン・ドリフト チャンネル間クロストーク（EIAJ法） チャンネル間位相偏差 ミュート減衰量 ディエンファシス・ゲイン誤差 Typ Max 24 ビット 114 117 117 120 dB dB dB dB 113 116 116 119 −104 0.00063 −107 0.00045 dB dB dB dB dB ％ dB ％ 3.0 30 −90 2.75 −0.15 単位 ±3.0 0.01 25 −125 ±0.1 −100 mA p-p pF dB V ±0.1 ％ dB ppm/℃ dB Degrees dB dB Max 単位 ＋0.15 注 シングルエンド電流出力範囲：1 mA±0.75 mA 右チャンネルと左チャンネルの性能は同じです（チャンネル間ゲイン・ミスマッチとチャンネル間位相偏差の仕様を除く） 。 仕様は予告なく変更することがあります。 デジタルI/O（＋25℃、AVDD、およびDVDD＝＋5.0V±10%） Min 入力電圧HI（VIH） Typ 2.4 V 入力電圧LO（VIL） 0.8 V 入力リーク電流（IIH @ VIH＝3.5 V） 10 μA 入力リーク電流（IIL @ VIL＝0.8 V） 10 μA 入力容量 20 出力電圧HI（VOH） DVDD−0.5 出力電圧LO（VOL） DVDD−0.4 0.2 pF V 0.5 V 仕様は予告なしに変更することがあります。 −2− REV.A AD1853 電源 Min Typ Max 単位 4.5 電源 電圧、アナログおよびデジタル 5 5.5 V アナログ電流 12 15 mA デジタル電流 28 33 mA 消費電力 アナログおよびデジタル電源の両方で動作 200 mW アナログ電源で動作 60 mW デジタル電源で動作 140 mW 電源変動除去比 アナログ電源ピンに1kHz、300mVp-p信号 −77 dB アナログ電源ピンに20kHz、300mVp-p信号 −72 dB 仕様は予告なく変更することがあります。 温度範囲 Min 仕様の保証 Typ Max 25 単位 ℃ 機能の保証 0 70 ℃ 保管 −55 125 ℃ 仕様は予告なく変更することがあります。 デジタル・フィルタ特性 サンプル・レート（kHz） パスバンド（kHz） ストップバンド（kHz） ストップバンド減衰量（dB） パスバンド・リップル（dB） 44.1 DC−20 24.1−328.7 110 ±0.0002 48 DC−21.8 26.23−358.28 110 ±0.0002 96 DC−39.95 56.9−327.65 115 ±0.0005 192 DC−87.2 117−327.65 95 ＋0/−0.04（DC−21.8kHz） ＋0/−0.5（DC−65.4kHz） ＋0/−1.5（DC−87.2kHz） 仕様は予告なく変更することがあります。 群遅延 チップ・モード 群遅延計算 Fs 群遅延 単位 INT8xモード 5553/（128×Fs） 48kHz 903.8 μs INT4xモード 5601/（64×Fs） 96kHz 911.6 μs INT2xモード 5659/（32×Fs） 192kHz 921 μs 仕様は予告なく変更することがあります。 デジタル・タイミング（0 ∼ ＋70℃、AVDD＝DVDD＝＋5.0V±10％において保証） Min 単位 tDMP tDML tDMH tDBH tDBL tDBP tDLS tDLH tDDS tDDH MCLK周期（FMCLK＝256×FLRCLK）* MCLK LOパルス幅（全モード） MCLK HIパルス幅（全モード） BCLK HIパルス幅 BCLK LOパルス幅 BCLK周期 LRCLKセットアップ LRCLKホールド（DSPシリアル・ポート・モードのみ） SDATAセットアップ SDATAホールド 54 0.4×tDMP 0.4×tDMP 20 20 140 20 5 5 10 ns ns ns ns ns ns ns ns ns ns tPDRP PD/RST LOパルス幅 5 ns *内蔵マスター・クロック自動分周機能の使用時は、これより高いMCLK周波数が使用できます。 仕様は予告なく変更することがあります。 REV.A −3− AD1853 絶対最大定格* ピン配置 Min Max 単位 DVDD ∼ DGND −0.3 6 V AVDD ∼ AGND −0.3 6 V デジタル入力 DGND−0.3 DVDD＋0.3 アナログ出力 AGND−0.3 AGND ∼ DGND −0.3 リファレンス DGND 1 28 DVDD MCLK 2 27 V SDATA CLATCH 3 26 BCLK AVDD＋0.3 V CCLK 4 25 L/RCLK 0.3 V CDATA 5 24 RST 23 MUTE INT4× 6 （AVDD＋0.3）/2 ハンダ付け ＋300 ℃ 10 秒 ZEROL 上面図 ZEROR 8 （実寸では 21 IDPM0 ありません） DEEMP 9 20 IDPM1 * 上記の絶対最大定格を超えるストレスを加えるとデバイスに永久的な損傷を与えることが あります。この定格はストレス定格の規定のみを目的とするものであり、この仕様の動作セ クションに記載する規定値以上でのデバイス動作を定めたものではありません。デバイス を長時間絶対最大定格状態に置くとデバイスの信頼性に影響を与えます。 パッケージ特性 Min Typ Max AD1853 INT2× 7 22 IREF 10 19 FILTB AGND 11 18 AVDD OUTL+ 12 17 OUTR+ OUTL– 13 16 OUTR– FILTR 14 15 FCR 単位 θJA （熱抵抗［接合部−外気間］） 109 ℃/W 39 ℃/W θJC （熱抵抗［接合部−ケース間］） オーダー・ガイド モデル 動作温度範囲 パッケージ パッケージ・オプション AD1853JRS 0 ∼ ＋70℃ 28ピンSSOP RS−28 AD1853JRSRL 0 ∼ ＋70℃ 28ピンSSOP RS−28（13インチ・リール巻） 注意 ESD（静電放電）の影響を受けやすいデバイスです。4000 Vもの高圧の静電気が人体やテスト装置に容易に帯電し、検知 されることなく放電されることもあります。このAD1853には当社独自のESD保護回路を備えていますが、高エネルギー の静電放電にさらされたデバイスには回復不能な損傷が残ることもあります。したがって、性能低下や機能喪失を避け るために、適切なESD予防措置をとるようお奨めします。 −4− WARNING! ESD SENSITIVE DEVICE REV.A AD1853 ピン機能説明 ピン 入力/出力 ピン名称 説明 1 I DGND デジタル・グラウンド。 2 I MCLK マスター・クロック入力。外部クロック・ソースに接続してください。表IIの許容周波数を 番号 参照してください。 3 I CLATCH コントロール・データのラッチ入力。この入力は立上がりエッジ・センシティブです。 4 I CCLK コントロール・データ用のコントロール・クロック入力。コントロール入力データはCCLK 5 I CDATA 6 I INT4× の立上がりエッジで有効でなければなりません。CCLKは連続またはゲート制御できます。 MSB優先、16ビット符号なしデータを受け入れるシリアル・コントロール入力。 コントロール情報およびチャンネル固有の減衰を規定するのに使用します。 HIにすると4×の補間率を選択し、倍速入力（88kHzまたは96kHz）時に使用します。8×の補間 率を選択するにはLOにします。 7 I INT2× 8 O ZEROR HIにすると2×の補間率を選択し、4倍速入力（176kHzまたは192kHz）時に使用します。8×の 補間率を選択するにはLOにします。 右チャンネル・ゼロ・フラグ出力。このピンは、右チャンネルに1024 LRクロック・サイクル 以上の間、信号入力がないとHIになります。 9 I DEEMP ディエンファシス。この入力信号がHIのとき、デジタル・ディエンファシスがイネーブルに なります。これはサンプル・レートを44.1kHzと仮定したときに、出力オーディオ・スペクト ラムに50μs/15μsの出力特性を持たせるために使用されます。32kHzおよび48kHzのサンプ ル・レートの曲線は、SPIコントロール・レジスタ経由で選択できます。 10 I IREF 外部バイアス抵抗の接続点。電圧はVREFに維持されます。 11 I AGND アナログ・グラウンド。 12 O OUTL＋ 左チャンネル正ライン・レベル・アナログ出力。 13 O OUTL− 左チャンネル負ライン・レベル・アナログ出力。 14 O FILTR リファレンス用フィルタ・コンデンサの接続点。10μFと0.1μFコンデンサを並列に、リファ 15 I FCR FILTB（ピン19）に接続したコンデンサのフィルタ・コンデンサ・リターン・ピン。 16 O OUTR− 右チャンネル負ライン・レベル・アナログ出力。 17 O OUTR＋ 右チャンネル正ライン・レベル・アナログ出力。 18 I AVDD アナログ電源。アナログ用＋5V電源に接続します。 19 O FILTB フィルタ・コンデンサの接続点。FCR（ピン15）に10μFのコンデンサを接続します。 20 I IDPM1 入力シリアル・データ・ポートのモード・コントロール1。IDPM0で、4つのシリアル・モード レンスをAGND（ピン11）にバイパスおよびデカップルしてください。 のうち1つを定義します。 21 I IDPM0 入力シリアル・データ・ポート・モード・コントロール0。IDPM1で、4つのシリアル・モード 22 O ZEROL 左チャンネル・ゼロ・フラグ出力。このピンは、左チャンネルに1024 LRクロック・サイクル のうち1つを定義します。 以上の間、信号入力がないとHIになります。 23 I MUTE 24 I RST ミュート。両方のステレオ・アナログ出力をミュートするにはHIにします。通常動作の場合 はLOにします。 リセット。このピンをLOにすると、AD1853はリセット状態になります。AD1853はこの信号の 立上がりエッジでリセットされます。シリアル・コントロール・ポート・レジスタは、デフォ ルト値にリセットされます。通常動作の場合はHIに接続します。 25 I L/RCLK 入力データ用のL/Rクロック入力。常時接続されていなければなりません。 26 I BCLK 入力データ用のビット・クロック入力。 27 I SDATA シリアル入力で、2チャンネルのMSB優先、16/18/20/24ビットの2の補数データを受け入れま 28 I DVDD デジタル電源。デジタル＋5 V電源に接続します。 す。 REV.A −5− AD1853 L/RCLK 入力 左チャンネル 右チャンネル BCLK 入力 SDATA 入力 LSB MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB 図1．右寄せモード L/RCLK 入力 左チャンネル 右チャンネル BCLK 入力 SDATA 入力 MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB MSB 図2．I2Sモード L/RCLK 入力 左チャンネル 右チャンネル BCLK 入力 SDATA 入力 MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB MSB MSB–1 図3．左寄せモード L/RCLK 入力 左チャンネル 右チャンネル BCLK 入力 SDATA 入力 MSB MSB–1 LSB+2 LSB+1 LSB MSB MSB–1 LSB+2 LSB+1 LSB MSB MSB–1 図4．左寄せDSPモード L/RCLK 入力 左チャンネル 右チャンネル BCLK 入力 SDATA 入力 LSB MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB MSB MSB–1 MSB–2 LSB+2 LSB+1 LSB MSB MSB–1 図5．32×FSパック・モード −6− REV.A AD1853 動作の特長 図1は右寄せモードを示します。LRCLKは左チャンネルの場合 シリアル・データ入力ポート はHIで、右チャンネルの場合はLOです。データはBCLKの立上が AD1853の柔軟なシリアル・データ入力ポートは、データをMSB りエッジで有効になります。 優先、2の補数フォーマットで受け入れます。左チャンネル・デー 通常動作では、64ビット・クロック/フレーム（または32ビット/ タ・フィールドは、常に右チャンネル・データ・フィールドに先行 ハーフ・フレーム）です。SPIワード長コントロール・ビット（コ します。シリアル・モードは、外部モード・ピン（IDPM0＝ピン21 ントロール・レジスタのビット8、9）が24ビット（0：0）に設定さ およびIDPM1＝ピン20）またはSPIコントロール・レジスタのモー れると、シリアル・ポートはL/RCLK遷移後の8番目のビット・ク ド選択ビット（ビット4および5）を使用して設定します。外部モー ロック・パルスからデータを受け入れ始めます。ワード長コント ド・ピンを使用してシリアル・モードを制御するには、SPIモード ロール・ビットが20ビット・モードに設定されると、データは12番 選択ビットをゼロ （起動時のデフォルト）に設定しなければなりま 目のビット・クロック位置から受け入れられます。16ビット・モー せん。SPIモード選択ビットを使用してシリアル・モードを制御す ドでは、データは16番目のビット・クロック位置から受け入れられ るには、 外部モード制御ピンをグラウンドしなければなりません。 ます。これらの遅延は1フレーム当たりのビット・クロック数とは 右寄せモードを除くすべてのモードで、シリアル・ポートは最 無関係です。したがって上記の遅延値は他のデータ・フォーマッ 大24ビットまでの任意のビット数を受け入れます （余分なビットで トにも対応可能です。詳細なタイミングは図6を参照してくださ エラーが生じることはありませんが、内部で切り捨てられます）。 い。 右寄せモードでは、コントロール・レジスタのビット8と9を使用し 図2はI2Sモードを示します。L/RCLKは左チャンネルの場合は て、ワード長を16、20、または24ビットに設定します。起動時のデ LO、右チャンネルの場合はHIです。データはBCLKの立上がり フォルトは24ビット・モードです。SPIコントロール・ポートを使 エッジで有効になります。MSBはL/RCLKの遷移に対して左寄せ 用しないときには、SPIピン（3、4、5）はLOに接続しなければなり されますが、1 BCLK周期分遅延しています。I2Sモードは24ビット ません。 までの任意のビット数を受け入れるのに使用できます。 シリアル・データ入力モード はHI、右チャンネルの場合はLOです。データはBCLKの立上がり 図3は左寄せモードを示します。L/RCLKは左チャンネルの場合 AD1853は2本の多重入力ピンを使用して、入力データ・ポート・ モードのモード構成を制御します。 エッジで有効になります。MSBはL/RCLK遷移に対して左寄せさ れ、MSBの遅延はありません。左寄せモードでは、24ビットまでの 任意のワード長を受け入れることができます。 表Ⅰ．シリアル・データ入力モード IDPM1 図4はDSPシリアル・ポート・モードを示します。左チャンネル のMSBが有効になる前に、L/RCLKには最低１ビット・クロック期 IDPM0 （ピン20） （ピン21） シリアル・データ入力フォーマット 0 0 右寄せ（24ビット） 、デフォルト 0 1 I2S互換 1 0 左寄せ 1 1 DSP 間、HIパルスを加えなければなりません。同様に右チャンネルの MSBが有効になる前にも、L/RCLKには最低１ビット・クロック期 間、HIパルスを加える必要があります。データはBCLKの立下がり エッジで有効になります。DSPシリアル・ポート・モードは、24 ビットまでの任意のワード長で使用できます。 tDBH tDBP BCLK tDBL tDLS L/RCLK tDDS SDATA 左寄せモード MSB MSB-1 tDDH tDDS SDATA MSB I2Sモード tDDH tDDS tDDS SDATA 右寄せモード MSB tDDH 8-BIT CLOCKS (24-BIT DATA) 12-BIT CLOCKS (20-BIT DATA) 16-BIT CLOCKS (16-BIT DATA) 図6．シリアル・データ・ポートのタイミング REV.A −7− LSB tDDH AD1853 表Ⅱ． チップ・モード 許容マスター・クロック周波数 公称入力 内部シグマ−デルタ サンプル・レート ・クロック・レート 128×FS INT8×モード 256×FS, 384×FS, 512×FS, 768×FS, 1024×FS 48kHz INT4×モード 128×FS, 192×FS, 256×FS, 384×FS, 512×FS 96kHz 64×FS INT2×モード 64×FS, 96×FS, 128×FS, 192×FS, 256×FS 192kHz 32×FS このモードでは、DSPによって左のデータが最初のLRCLKパル CLATCHの立上がりエッジは、シリアル−パラレル・コンバータか らのパラレル・データをラッチするため内部で使用されます。こ スで送信され、それ以降は同期が維持されます。 AD1853は32×FS BCLK周波数の「パック・モード」での動作が の立上がりエッジは、16ビット・フレームの最後のCCLKパルスの 可能であることに注意してください。パック・モードでは、MSB 立下がりエッジに揃っていなければなりません。CCLKは処理の はL/RCLKの遷移に対し左寄せにされ、LSBは逆のL/RCLK遷移に 間、連続して動作できます。 対して右寄せされます。L/RCLKは左チャンネルの場合はHI、右 このシリアル・コントロール・データは、MSB優先の符号なし チャンネルの場合はLOです。データはBCLKの立上がりエッジで 16ビット・データです。ビット0と1は3つのレジスタ（コントロー 有効になります。パック・モードは、AD1853が右寄せまたは左寄 ル、左ボリューム、右ボリューム）から1つを選択するのに使用しま せモードでプログラムされているときに使用できます。パック・ す。残りの14ビット（ビット15：2）は、選択されたレジスタにデー モードを図5に示します。 タを伝えるのに使用します。ボリューム・レジスタを選択した場 合、上位14ビットはデジタル入力信号をコントロール・ワードで乗 マスター・クロック自動分周機能 算するのに使用されます。これは符号なし数値と解釈されます（例 AD1853にはマスター・クロックと着信シリアル・データの関係 えば、11111111111111は0dBで、01111111111111は−6dBなど）。起 を自動検出する回路があり、 補間回路と変調器を動作させるための 動時のデフォルトのボリューム・コントロール・ワードはすべて 正しい分周比を内部で設定します。各モードの許容周波数を表Ⅱ 1（0 dB）です。コントロール・レジスタはデータを伝えるのにビッ に示します。 ト11：2のみ使用します。いくつかのテスト・モードでは上位ビッ シリアル・コントロール・ポート 書き込まなければなりません。コントロール・レジスタは起動時 ト（15：12）からデコードされるので、上位ビットには常にゼロを AD1853のシリアル・コントロール・ポートはSPI互換です。SPI に、8×補間モード、24ビット右寄せシリアル・モード、ミュートな （シリアル・ペリフェラル・インターフェース）は、業界標準のシ し、ディエンファシス・フィルタなしに、デフォルトで設定されま リアル・ポート・プロトコルです。シリアル・コントロール・ポー す。このリセット・デフォルトは、シリアル・コントロール・ポー トは書き込み専用で、ユーザーは入力モードの選択、ソフト・リ トを使用しないでAD1853アプリケーションをイネーブルにするた セット、ソフト・ディエンファシス、チャンネル特定減衰および めです。シリアル・コントロール・ポートを使用しないユーザー ミュート（両チャンネル同時）が行えます。SPIポートは、シリア は、MUTEピン（ピン23）の信号を使用してもAD1853の出力を ル・データ（CDATA）、シリアル・ビット・クロック（CCLK）およ ミュートできます。 シリアル・コントロール・ポートのタイミングは、シリアル・ びデータ・ラッチ（CLATCH）による3線式インターフェースです。 データはCCLKの立上がりエッジで内部シフト・レジスタにクロッ データ・ポートのタイミングと非同期であることに注意してくだ クされます。シリアル・データはCCLKの立下がりエッジで変化 さい。減衰器レベルでの変更は、図6に示すとおり、CLATCH書き し、CCLKの立上がりエッジで安定していなければなりません。 込みパルス後の次のLRCLKエッジで更新されます。 t CHD CDATA D15 D14 D0 t CCH CCLK t CCL t CSU t CLL t CLH CLATCH 図7．シリアル・コントロール・ポートのタイミング −8− REV.A AD1853 表Ⅲ．デジタル・タイミング Min 単位 ns tCCH CCLK HIパルス幅 40 tCCL CCLK LOパルス幅 40 ns tCSU CDATAセットアップ時間 10 ns tCHD CDATA保持時間 10 ns tCLL CLATCH LOパルス幅 10 ns tCLH CLATCH HIパルス幅 10 ns SPIレジスタの定義 左ボリュームおよび右ボリューム・レジスタ SPIポートにより、多くのチップ・パラメータを柔軟に制御する 左または右ボリューム・レジスタに書き込むと、AD1853の「自 ことができます。SPIポートは、 「左チャンネル・ボリューム」レジ 動ランプ」クリックレス・ボリューム・コントロール機能が有効に スタ、 「右チャンネル・ボリューム」レジスタ、および「コントロー なります。この機能は、以下のとおり動作します。ボリューム・コ ル」レジスタの3つのレジスタを中心に構成されています。AD1853 ントロール・ワードの上位10ビットは、入力サンプル・レートと同 の SPIコントロール・ポートへの書き込み動作には、MSB優先 じに1つずつ増加または減少します。下位4ビットは自動ランプ回 フォーマットの16ビット・シリアル・データが必要です。下位2 路には送られないため、直ちに有効になります。これにより、60 ビットは3つのレジスタの1つを選択するのに使用され、 上位14ビッ dB以上のステップ変化に対し、 最悪時で約1024/FSのランプ時間を トがそのレジスタに書き込まれます。これにより、1回の16ビット 与えます。これは音量が大きく変化する際の「クリック」音を防止 処理で3つのレジスタのうちの1つに書き込むことができます。 するために、聴覚試験により決定されたものです。音量が時間とと SPI CCLK信号はデータをクロックインするのに使用されます。 もにどのように変化するかを示した図8を参照してください。 着信データはこの信号の立下がりエッジで変化しなければなりま 信号を増幅するのに14ビットのボリューム・コントロール・ せん。16 CCLK期間の終わりには、CLATCH信号が立ち上がって、 ワードが使用されるので、コントロール特性はdBではなく直線に 内部でAD1853にデータをラッチしなければなりません。 なります。一定のdB/ステップ特性は、SPIポートに書き込みを行 うマイクロプロセッサのルックアップ・テーブルを用いて得るこ レジスタ・アドレス とができます。 16ビット入力ワードの最下位2ビットは、 以下のようにデコード され、上位14ビットが書き込まれるレジスタを設定します。 ビット0 レジスタ 0 0 左ボリューム 1 0 右ボリューム 0 1 コントロール・レジスタ 0 ボリューム要求レジスタ レベル – dB ビット1 –60 0 実際のボリューム・レジスタ –60 20ms 図8．スムーズなボリューム・コントロール REV.A −9− 時間 AD1853 コントロール・レジスタ 下表にコントロール・レジスタの機能を示します。コントロール・レジスタは、16ビットのSPIワードの下位2ビットを「01」にすること によってアドレス指定されます。上位14ビットはコントロール・レジスタに使用されます。 ビット11 ビット10 ビット9：8 ビット7 ビット6 INT2×モード ピンとORされる デフォルト＝0 INT4×モード ピンとORされる デフォルト＝0 右寄せシリアル･ モードでのビット 数 0：0＝24 0：1＝20 1：0＝16 デフォルト＝0：0 ソフト･リセット デフォルト＝0 ソフト･ミュート、 シリアル･モード、 ディエンファシス･ ピンとORされる モード･ピンとOR フィルタ選択 デフォルト＝0 される 0：0 フィルタなし IDPMI：IDPM0 0：1 44.1 kHzフィルタ 0：0 右寄せ 1：0 32 kHzフィルタ 0：1 I2S 1：1 48 kHzフィルタ 1：0 左寄せ デフォルト＝0.0 1：1 DSPモード デフォルト＝0：0 ミュート AD1853でのアナログ出力のミュートは、2つの方法があります。 まず、MUTE（ピン23）信号をHIにアサートすることにより、左右 の両チャンネルがミュートされます。別の方法として、シリアル・ コントロール・レジスタのミュート・ビット（ビット6）をHIにし てもミュートできます。AD1853は、自動的にゲインをゆるやかに 上下させてミュートまたはアンミュートすることで、ポップ・ノイ ズやクリック・ノイズを最小限に抑える設計です。アンミュート すると、音量はボリューム・レジスタに設定された値に戻ります。 アナログ減衰 AD1853はIREF（ピン10）を使用して、アナログ領域で最大50 dB の減衰が可能です。この機能はアナログ・ボリューム・コントロー ルとしても使用できます。また、コンプレッサ/リミッタ・ゲイン・ コントロール信号を加えるのにも便利です。 出力ドライブ、バッファ、負荷 AD1853のアナログ出力段は、1 kΩの負荷（2 nFと直列）をドラ イブできます。アナログ出力は、通常10μFコンデンサとAC結合さ れます。 図9∼14に、デジタル補間フィルタの算定周波数応答を示しま す。また図15∼27に、2段カスケード接続の高精度オーディオ測定 システムで測定したAD1853の性能を示します。 広帯域プロットの 場合、図に示されるノイズ・フロアは、AD1853の実際のノイズ・フ ビット5：4 ビット3：2 ディエンファシス AD1853は、 「Redbook」規格の50/15μsエンファシス応答特性曲 線によってエンコードされたCDのデコードに使用可能なディエン ファシス・フィルタを内蔵しています。サンプリング・レート32、 44.1、48 kHz用の3種類の曲線を使用できます。外部「DEEMP」ピ ン（ピン9）は、44.1 kHzのディエンファシス・フィルタをオンにし ます。その他のフィルタは、コントロール・レジスタのコントロー ル・ビット2と3に書き込んで選択できます。SPIポートを使用して ディエンファシス・フィルタを制御する場合、外部DEEMPピンは LOに接続しなければなりません。 コントロール信号 IDPM0およびIDPM1コントロール入力は、AD1853の動作状態を 決めるために、通常HIまたはLOに接続されます。コントロール信 号は、動的（およびLRCLKとマスター・クロックに対して非同期） に変更できますが、あるシリアル・モードから別のモードに移行す る間に、クリック音やポップ音が発生する可能性があります。可能 であれば、このような変更を行う前にAD1853をミュートにしてく ださい。 ロアより高くなります。これは、高精度オーディオ測定システムで 使用した「高帯域幅」のA/Dコンバータのノイズ・フロアが高いこ とが原因です。図18に示す2トーン・テストは、SMPTE規格に従っ た混変調歪み測定です。 0.001 0 0.0008 –20 0.0006 –40 0.0004 –60 減衰 – dB dB 0.0002 0 –0.0002 –80 –100 –0.0004 –120 –0.0006 –140 –0.0008 –160 –0.001 0 2 4 6 8 10 12 14 周波数 – kHz 16 18 0 20 図9．パスバンド応答、8×モード、サンプル・レート48kHz 50 100 150 200 周波数 – kHz 250 300 350 図10．全帯域応答、8×モード、サンプル・レート48kHz − 10 − REV.A 代表的な性能特性― AD1853 0.5 0 0.4 –20 0.3 –40 0.2 –60 dB dB 0.1 0 –0.1 –80 –100 –0.2 –120 –0.3 –140 –0.4 –0.5 –10 –160 5 10 15 20 25 周波数 – kHz 30 35 40 0 図11．44kHzパスバンド応答、4×モード、 50 100 150 200 周波数 – kHz 250 300 図14．全帯域応答、4×モード、サンプル・レート96kHz 2.0 0 1.5 –20 1.0 –40 0.5 –60 dB dB サンプル・レート96kHz 0 –80 –0.5 –100 –1.0 –120 –1.5 –140 –2.0 –160 0 10 20 30 40 50 周波数 – kHz 60 70 0 80 図12．88kHzパスバンド応答、2×モード、 50 100 150 周波数 – kHz 200 250 図15．全帯域応答、2×モード、サンプル・レート192kHz サンプル・レート192kHz –50 0 –10 –60 –20 –30 –70 –40 dB dBr –80 –50 –60 –90 –70 –100 –80 –90 –110 –100 –110 –120 –120 10 100 1k 周波数 – Hz 10k 図13．THD 対 入力周波数（ @ −3dBFS、SR 48kHz） REV.A –100 –80 –60 dBFS –40 –20 0 図16．THD＋N比 対 入力振幅（1kHz、SR 48kHz、24ビット） − 11 − AD1853 –90 0 –100 –2 –110 –4 –120 dBr dBr 2 –6 –130 –8 –140 –10 –150 –12 10 –160 100 1k 周波数 – Hz 10k 0 図17．通常のディエンファシス周波数応答入力 2 4 6 8 10 12 14 周波数 – kHz 16 18 20 22 図20．ゼロ入力に対するノイズ・フロア、 （ @ −10dBFS、SR 48kHz） SR 48kHz、S/N比−117dBFS Aウェイト –10 0 –10 –20 –30 –30 –40 –50 –50 –60 dBr dBr –70 –90 –70 –80 –90 –100 –110 –110 –120 –130 –130 –150 –140 –150 0 2 4 6 8 10 12 14 周波数 – kHz 16 18 20 22 0 図18．SMPTE/DIN 4：1 IMD 60Hz/7kHz @ 0dBFS 2 4 6 8 10 12 14 周波数 – kHz 16 18 20 22 図21．入力0dBFS @ 1kHz、10Hz ∼ 22kHz帯域、 SR 48kHz、THD＋N 104dBFS 0 –50 –60 –20 –70 –80 –40 –90 dBr dBr –60 –80 –100 –110 –120 –100 –130 –140 –120 –150 –140 –140 –120 –100 –80 –60 dBFS –40 –20 –160 0 図19．直線性 対 入力振幅（200Hz、SR 48kHz、24ビット・ワード） 0 2 4 6 8 10 12 14 周波数 – kHz 16 18 20 22 図22． 1kHz ＠ −60dBFSに対するダイナミックレンジ、 116dB、ジッターのある三角波入力 − 12 − REV.A AD1853 図23．電源除去比 対 周波数（AVDD 5V DC＋100mVp-p AC） 図26．広帯域プロット、25kHz入力、2×補間、SR 192kHz 図24．広帯域プロット、15kHz入力、8×補間、SR 48kHz 図27．広帯域プロット、75kHz入力、2×補間、SR 192kHz 図25．広帯域プロット、37kHz入力、4×補間、SR 96kHz REV.A − 13 − AD1853 ステレオ・モード出力フィルタ HDR2 DVDD 1 EXT SDATA EXT L/RCLK EXT SCLK R24 100Ω R12 10kΩ C37 47pF EXT I/F IN R25 100Ω R13 10kΩ C35 47pF R26 100Ω R14 10kΩ C36 47pF R27 100Ω R15 10kΩ C34 47pF 9 IDPM0 2 S2B 1 2 44/48 96 192 NO 0 1 0 1 0 0 1 1 R18 10kΩ R17 10kΩ EXT MCLK HDR3 FN DVDD DVDD S2C 8 IDPM1 3 DVDD R6 10kΩ SAMPLE RATE MODE R5 10kΩ DVDD HDR3 C11 100nF DVDD DVDD SPDIF/EXT R11 10kΩ I/F SELECT SPDIF/EXT C5 100nF 10 1 S2A FB2 600Z EXT MCLK C6 100nF I /O9 I2 I/O8 VD+ I3 I /O7 SDATA I4 I /O6 I5 I /O5 I6 I /O4 I7 I /O3 I8 I /O2 I9 I/O1 DVDD AVDD M0 I10 I/O 0 M1 I11 U5 AD1853JRS EXT SDATA SIGNAL SOURCE SPNIF IN 1 S1 0 FS FSYNC C1 10nF 64FS SCK MCK RXP R1 75Ω 256FS U2 CS8414-CS C2 10nF RXN DVDD AVDD C9 100nF C8 100nF INT4× M2 SDATA C CBL VERF FB1 600Z C4 100nF R2 3.40kΩ DGND VERF PREEMPH 2 IDPM0 CLATCH 3 CCLK CDATA ZR ZL SEL RST CSI2/FCK AGND DGND C24 47nF OUTL– LOUT– IREF CCLK FILTB CDATA R10 10kΩ C56 100nF ZEROL RST FCR AGND ON 7 S2D 4 ZL MUTE ON MUTE HDR1 DVDD 1 ZR CDATA EXT μC I/F NOTE: CCLK = AGND SET Ib = 1mA DVDD C10 100nF R20 11 274Ω DS1 ZERO LEFT DS2 ZERO RIGHT U3C 74HC00D R21 9 8 274Ω 10 CLATCH MCLK = DGND U3D 74HC00D 12 13 OFF 6 S2E 5 R28 2.67kΩ AGND DGND DEEMPH C26 + 10μF – ZEROR FB3 600Z R16 10kΩ VREF +2.7V FILTR CLATCH DVDD OFF LOUT+ MUTE DGND DGND DEEMPH OUTL+ IDPM1 DVDD Ce/F2 R3 750Ω ROUT– DEEMP U3A 74HC00D 1 Cd/F1 R4 1kΩ OUTR– MCLK Q1 2N2222 MCLK Cc/F0 FILT ROUT+ L/RCLK BCLK R19 VREF 10kΩ Ca/E1 OUT SHLD DVDD C0/E0 Cb/E2 U1 TORX173 DS4 ERF DVDD TOSLINK IN R23 274Ω U DVDD OUTR+ INT2× M3 500mVp-p S2A S2B S2C S2D S2E DEEMPH OFF 4 MUTE OFF 5 I1 VA+ 0 U2 DATA SOURCE 1 2 I2S SERIAL DATA MODE 3 CLK/I0 EXT SCLK EXT L/RCLK J1 1 U4 PALCE22V10-J R7 10kΩ R8 10kΩ R9 10kΩ U3B 74HC00D 4 6 5 DVDD R22 274Ω DVDD DS3 DEEMPH C12 100nF #98107-02-3 REV. 1.1 図28．デジタル・レシーバ、MUX、およびD/AコンバータAD1853 − 14 − REV.A AD1853 R48 4.12kΩ 出力 バッファとローパス・フィルタ –AVSS C46 330pF, NP0 C23 100nF R34 2.74kΩ R33 2.74kΩ ROUT+ C52* NP U6A C43 680pF NP0 OP275 C57 220pF NP0 C21 100nF +AVCC R35 2.74kΩ OP275 C53* NP + C25 – 10μF R53 402Ω C42 680pF NP0 RIGHT OUT 0 R43 49.9kΩ R49 4.12kΩ C39 220pF NP0 R36 2.74kΩ C47 330pF, NP0 R50 4.12kΩ GAUSSIAN FILTER RESPONSE –3dB CORNER FREQUENCY: 75kHz –AVEE C48 330pF, NP0 C22 100nF R38 2.74kΩ R37 2.74kΩ LOUT+ C54* NP C50 2.2nF NP0 OP275 R30 2.94kΩ J2 1 U6B R52 402Ω C7 100nF R41 604Ω U8B ROUT– VREF +2.7V C38 220pF NP0 R29 2.94kΩ U7A C18 100nF C45 680pF NP0 OP275 C58 220pF NP0 C40 220pF NP0 –AV SS R31 2.94kΩ C20 100nF R42 604Ω +AVCC R39 2.74kΩ OP275 LOUT– C55* NP C44 680pF NP0 OP275 C19 100nF R32 2.94kΩ C51 2.2nF NP0 J3 1 U8A LEFT OUT 0 R44 49.9kΩ U7B C49 330pF, NP0 C41 +AVCC 220pF NP0 R40 2.74kΩ *NOT POPULATED R51 4.12kΩ リセット・ジェネレータ 電圧レギュレータと電源フィルタリング J6 DVDD +15V dc C17 100nF FB4 600Z VCC U10 ADM707AR PFI RESET RESET MR S3 CR2 1SMB15AT3 PFO GND RESET OUT IN OUT ERR C15 100nF RST IN + C30 – 10μF J7 0V AGND SD +AVCC + C32 – 10μF U11 ADP3303-5.0 +5V REG AVDD C16 100nF NR GND C3 10nF R47 332Ω + C31 – 10μF DS5 POWER AGND + C33 – 10μF J8 –AVSS –15V dc CR3 +9V dc J4 1N4001 TO +15V dc NOTE: = DGND CR1 1SMB15AT3 = AGND U9 LM317 FB5 600Z +5V REG VIN GND C27 + 10μF – J5 0V DGND VOUT C13 100nF + C28 – 10μF DVDD R45 243Ω R46 715Ω + C29 – 10μF DGND 図29．D/Aコンバータ出力ローパス・フィルタ、電源、およびリセット REV.A C14 100nF − 15 − AD1853 I/Vコンバータとローパス・フィルタ R9* 2.87kΩ GAUSSIAN FILTER RESPONSE –3dB CORNER FREQUENCY: 75kHz R11 100Ω R4 2.74kΩ R3 2.74kΩ PIN 12 LOUT+ R1 2.94kΩ D1108-2.7-8/99,1A C6 68pF, NP0 C1 220pF NP0 U2 PIN 13 LOUT– C4 680pF NP0 AD797 R7 604Ω U1 C3 680pF R2 NP0 2.94kΩ R5 2.74kΩ C5 2.2nF NP0 AD797 U3 PIN 17 ROUT+ AD797 PIN 16 ROUT– 1 J1 OUT 6Vrms 0 R8 49.9kΩ C2 220pF NP0 R6 2.74kΩ C7 R12 68pF, NP0 100Ω VREF +2.78V C8 100nF R10* 2.87kΩ + C15 10μF – TANT 注： 1. R9、R10は必ずローノイズタイプを使用のこと。 メタルフィルムを推奨。 2. 右チャンネルのデジタル・データは反転されていること。 J2 +16.5V dc +AVCC C10 100nF NOTE: C12 100nF C14 100nF + C16 10μF – TANT J3 C13 100nF + C17 10μF – TANT J4 0V AGND = AGND C9 100nF C11 100nF –16.5V dc –AVSS 図30．モノラル・アプリケーション回路 外形寸法 サイズはインチと（mm）で示します。 20ピン縮小スモール・アウトライン・パッケージ（SSOP） （RS−28） 0.407 (10.34) 0.397 (10.08) 28 15 0.311 (7.9) 0.301 (7.64) 0.212 (5.38) 0.205 (5.21) 14 0.07 (1.79) 0.066 (1.67) 0.078 (1.98) ピン 1 0.068 (1.73) 0.015 (0.38) 0.010 (0.25) 実装面 0.009 (0.229) 0.005 (0.127) 8゜ 0゜ 0.03 (0.762) 0.022 (0.558) うにやさ ゅ い し ちき 0.008 (0.203) 0.0256 (0.65) 0.002 (0.050) BSC PRINTED IN JAPAN 1 み る 「この取扱説明書はエコマーク認定の再生紙を使用しています。」 ど りをまも − 16 − REV.A
