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ANALOG DEVICES 2.7V∼5.5V 並列入力 デュアル電圧出力8ビットDAC AD7302 機能ブロック図 特長 2つの8ビットDACを1パッケージ化 20ピンDIP/SOIC/TSSOPパッケージ ＋2.7V∼5.5Vで動作 内部および外部基準機能 DACパワー・ダウン機能 並列インターフェース 出力バッファ内蔵 電源電圧範囲の動作 停電力オペレーション 3.3Vにおいて3mA以下 25℃において1μA以下までパワー・ダウン AD7302 D7 D0 A/B WR CS 入力 レジスタ DAC レジスタ I DAC A I/V VOUTA 入力 レジスタ DAC レジスタ I DAC B I/V VOUTB MUX コントロール ・ロジック パワー・オン ・リセット ÷2 PD CLR LDAC REFIN VDD AGND DGND アプリケーション バッテリ駆動のポータブル装置 ディジタルによるゲイン調整、オフセット調整 プログラマブルな電圧源および電流源 プログラマブル・アッテネータ 概要 製品の主な特長 AD7302は、＋2.7V∼5.5Vの単一電源で動作するデュアル電圧出 力の8ビットDACです。この内蔵の高精度出力バッファにより、 DACの電源電圧範囲での出力が可能になりました。AD7302は、 並列マイクロプロセッサおよび、高速レジスタとダブル・バッフ ァード・インターフェース・ロジックとのDSP互換インターフェ ￣ ￣ ースを備えています。データは、￣ CSもしくは￣ WRの立上りエッジ 1．低電力、単一電源動作。この部品は、＋2.7V∼5.5Vの単一電源 で動作し、通常は5Vで15mW程度しか消費しないため、バッテ リ駆動のポータブル装置への適用に理想的です。 2．オンチップ出力バッファ・アンプによって、通常、1.2μsの安 定時間でDACの電源電圧範囲の出力が得られます。 3．内部基準と外部基準が使用できます。 4．高速パラレル・インターフェースを備えています。 5．パワー・ダウン機能。パワー・ダウン時のDACの消費電流は、 25℃において1μA未満になります。 6．20ピンのDIP、SOIC、およびTSSOPパッケージが用意されて います。 でレジスタにロードされ、￣ A/BピンはDAC AまたはDAC Bを選択 します。 AD7302の基準は、VDDから導かれた内部基準もしくはREFINピ ンに印加される外部基準とすることができます。非同期￣￣￣ LDAC入 力を使用して両方のDACを同時に更新し、非同期￣￣ CLR入力を使用 して同時にクリアすることができます。 この部品は、低電力消費であることから、バッテリ駆動のポータ ブル装置への適用に理想的です。電力消費は、3.3Vにおいて 10mW未満、パワー・ダウン・モードにおいては3μWまで抑えら れます。 AD7302には、20ピンのプラスチックDIP（デュアル・インライ ン・パッケージ）、20ピンのSOIC、および20ピンのTSSOPパッケ ージが用意されています。 アナログ・デバイセズ社が提供する情報は正確で信頼できるものを期していま すが、当社はその情報の利用、また利用したことにより引き起こされる第3者の 特許または権利の侵害に関して一切の責任を負いません。さらにアナログ・デバ イセズ社の特許または特許の権利の使用を許諾するものでもありません。 REV.0 アナログ・デバイセズ株式会社 本 社／東 京 都 港 区 海 岸 1 - 1 6 - 1 電話03 （5402） 8200 〒105 ニューピア竹芝サウスタワービル 大阪営業所／大 阪 市 淀 川 区 宮 原 3 - 5 - 3 6 電話06 （350）6868（代）〒532 新大阪第2森ビル AD7302−仕様 （VDD＝＋2.7V∼5.5V、内部基準；VDDとGNDに対しCL＝100pF、RL＝10kΩ；特に示さない限り TMAXまでの温度で規定） パラメータ Bバージョン1 単位 静特性 分解能 相対精度 微分非直線性 フルスケール誤差 25℃のゼロ・コード誤差 ゲイン誤差3 ゼロ・コード温度係数 8 ±1 ±1 −0.75 3 ±1 100 ビット LSB最大値 LSB最大値 LSB代表値 LSB代表値 ％FSR代表値 μV/℃代表値 DAC基準入力 REFIN入力範囲 REFIN入力インピーダンス 1.0∼VDD/2 10 最小V∼最大V MΩ代表値 出力特性 出力電圧範囲 出力電圧安定時間 スルー・レート ディジタル‐アナログ・グリッチ・インパルス ディジタル・フィードスルー ディジタル・クロストーク アナログ・クロストーク 直流出力インピーダンス 短絡電流 電源電圧変動除去比4 0∼VDD 2 7.5 1 0.2 0.2 ±0.2 40 14 0.0003 最小V∼最大V μs最大値 V/μs代表値 nV-s代表値 nV-s代表値 nV-s代表値 LSB代表値 Ω代表値 mA代表値 ％/％最大値 論理入力 入力電流 VINL、入力LOレベル電圧 VINL、入力LOレベル電圧 VINH、入力HIレベル電圧 VINH、入力HIレベル電圧 ピン・キャパシタンス ±10 0.8 0.6 2.4 2.1 7 μA最大値 V最大値 V最大値 V最小値 V最小値 pF最大値 2.7/5.5 V最小値／最大値 必要電源 VDD IDD VDD＝＋3.3V @25℃ @TMIN∼TMAX VDD＝＋5.5V @25℃ @TMIN∼TMAX IDD（完全パワー・ダウン） @25℃ TMIN∼TMAX 条件／コメント 注2 単調性保証 DACレジスタにオール・ゼロをロード 通常1.2μs 最大遷移点での1LSBの変化 ΔVDD＝±10％ VDD＝＋5V VDD＝＋3V VDD＝＋5V VDD＝＋3V 2.8 3 mA最大値 mA最大値 4.5 5 mA最大値 mA最大値 いずれのDACもアクティブ、負荷電流を除く VIH＝VDD、VIL＝GND 通常2.3mA 図6および図7参照 VIH＝VDD、VIL＝GND 通常2.8mA 図6および図7参照 1 2 μA最大値 μA最大値 VIH＝VDD、VIL＝GND 図18参照 注意： 1 温度範囲は次のとおりです：Bバージョン：−40℃∼＋105℃ 2 相対精度は、15∼245の縮小コード範囲を使用して算出されています。 3 ゲイン誤差は、コード15とコード245の間で指定されています。コード15における実際の誤差は、通常3LSBです。 4 テストした製品ではなくリリースする製品の特性によって保証されています。 仕様は予告なく変更されることがあります。 −2− REV.0 AD7302 タイミング特性1、2 パラメータ t1 t2 t3 t4 t5 t6 t7 t8 t9 t10 （VDD＝＋2.7V∼5.5V；GND＝0V；基準＝VDD/2の内部基準；特に示さない限りすべての仕様はTMIN∼TMAX で規定） TMIN、TMAXにおける限界 （Bバージョン） 0 0 0 0 20 15 4.5 20 20 20 単位 条件／コメント ns最小値 ns最小値 ns最小値 ns最小値 ns最小値 ns最小値 ns最小値 ns最小値 ns最小値 ns最小値 書込みセットアップ時間に対するアドレス 書込みホールド時間に対する有効アドレス 書込みセットアップ時間に対するチップ・セレクト 書込みホールド時間に対するチップ・セレクト 書込みパルス幅 データ・セットアップ時間 データ・ホールド時間 ￣￣￣ LDACセットアップ時間に対する書込み ￣￣￣ LDACパルス幅 ￣￣ CLRパルス幅 注意： 1 サンプルは、コンプライアンスを確保するため＋25℃でテストしました。すべての入力信号は、tr＝tf＝5ns（V （VIL＋VIH）/2の電圧レベ DDの10％∼90％）を指定し、 ルから時間計測しました。trとtfは、すべてのディジタル入力において1μsを超えないものとします。 2 図1を参照してください。 t1 t2 A/B CS WR t4 t3 t5 t6 t7 D7-D0 t8 t9 LDAC t10 CLR 図1．パラレル・データ書込みのタイミング・チャート REV.0 −3− AD7302 絶対最大定格＊ TSSOPパッケージの電力損 …………………………………700mW θJA温度インピーダンス …………………………………143℃/W 導線耐熱、ハンダ付け 気相（60秒）………………………………………………＋215℃ 赤外線（15秒）……………………………………………＋220℃ SOICパッケージの電力損 ……………………………………870mW θJA温度インピーダンス …………………………………74℃/W 導線耐熱、ハンダ付け 気相（60秒）………………………………………………＋215℃ 赤外線（15秒）……………………………………………＋220℃ （特に示さない限りTA＝＋25℃） VDD∼GND ………………………………………………−0.3V∼＋7V 基準入力電圧∼AGND …………………………−0.3V∼VDD＋0.3V ディジタル入力電圧∼DGND …………………−0.3V∼VDD＋0.3V AGND∼DGND …………………………………………−0.3V、0.3V VOUTA、VOUTB∼AGND…………………………−0.3V、VDD＋0.3V 動作温度範囲 商用（Bバージョン）……………………………−40℃∼＋105℃ 保管温度範囲 ………………………………………−65℃∼＋150℃ 接合温度 ………………………………………………………＋150℃ プラスチックDIPの電力損 ……………………………………900mW θJA温度インピーダンス …………………………………102℃/W 導線耐熱（ハンダ付け、10秒）……………………………＋260℃ ＊上記リストを超えるストレスは、デバイスに恒久的なダメージを与えること があります。このリストはストレス定格を示すことだけを目的とし、これら の条件もしくは本仕様書の動作に関するセクションに示した以外の条件にお けるこのデバイスの機能的な動作を意味するものではありません。長時間に わたって絶対最大定格条件にさらすことにより、デバイスの信頼性が影響さ れることがあります。 注意： このデバイスは、静電放電（ESD）に対して脆弱です。人体やテスト装置に4000Vにも及ぶ静電気が蓄積されることは珍しいこ とではなく、その放電に気づかないことさえあります。AD7302には独自のESD保護回路が備わっていますが、エネルギの高い 静電放電によってデバイスに恒久的なダメージが及ぶ可能性は否定できません。したがって、適切な予防措置によりESD保護を 行って、性能の劣化や機能の損傷を回避することを推奨します。 ESD SENSITIVE DEVICE オーダー・ガイド モデル 温度範囲 パッケージ・オプション＊ AD7302BN AD7302BR AD7302BRU −40℃∼＋105℃ −40℃∼＋105℃ −40℃∼＋105℃ N-20 R-20 RU-20 ＊N＝プラスチックDIP；R＝SO；RU＝TSSOP −4− REV.0 AD7302 ピン機能の説明 ピン番号 名称 機能 1∼8 D7∼D0 9 10 ￣ ￣ CS ￣￣ WR 11 12 13 ￣ A/B ￣ ￣ PD ￣￣￣ LDAC ￣ ￣ パラレル・データ入力。￣ CSおよび￣ WRのコントロールの下に、8ビットのデータがAD7302の入力レジスタに ロードされます。 チップ・セレクト。アクティブ・LOの論理入力です。 ￣ ￣ 書込み入力。￣ WRは、選択したDACレジスタに対してデータを書込むために￣ CSおよび￣ A/Bと組合せて使用さ れるアクティブ・LOの論理入力です。 DACセレクト。DAC AまたはDAC Bのいずれかへの書込みを選択するために使用されるアドレス・ピンです。 電流消費を1μAに抑える低電力モードを設定するために使用されるアクティブ・LOの入力です。 ロードDAC論理入力。この論理入力がLOレベルに引込まれると、両方のDACがそれぞれのDACレジスタの ￣ 内容によって同時に更新されます。￣￣￣ LDACがLOレベルに固定されているときは、￣ WRの立上りエッジでDAC 14 ￣￣ CLR 15 16 VDD REFIN 17 18 19 20 AGND VOUTB VOUTA DGND が更新されます。 非同期のクリア入力（アクティブ・LO）。この入力がLOレベルに引込まれると、DACレジスタにオール・ゼ ロがロードされ、DAC出力が0ボルトにクリアされます。 電源入力。この部品は2.7V∼5.5Vで動作可能です。VDDは、AGNDと切り離す必要があります。 外部基準入力。両方のDAC用の基準として使用することができます。この基準入力の範囲は、1V∼VDD/2で す。REFINをダイレクトにVDDと接続すると、VDD/2の内部基準が選択されます。 部品上の全アナログ電流用のアナログ・グラウンド基準ポイントおよびリターン・ポイントです。 DAC Bからのアナログ出力電圧。出力アンプは、レールからレールへ出力をスイングすることができます。 DAC Aからのアナログ出力電圧。出力アンプは、レールからレールへ出力をスイングすることができます。 部品上の全ディジタル電流用のディジタル・グラウンド基準ポイントおよびリターン・ポイントです。 ピン配置 （MSB）DB7 1 20 DGND DB6 2 19 VOUTA DB5 3 18 VOUTB DB4 4 DB3 5 DB2 6 AD7302 上面図 16 REFIN （実寸では 15 V DD ありません） DB1 7 （LSB）DB0 8 REV.0 17 AGND 14 CLR 13 LDAC CS 9 12 PD WR 10 11 A/B −5− AD7302 用語 積分非直線性 DACの場合、LSBで表した相対精度すなわちエンドポイントの 非直線性は、DACの伝達関数のエンドポイントを通る直線からの 最大偏差の測定値です。伝達曲線のグラフを図4に示しました。 ディジタル・フィードスルー ディジタル・フィードスルーは、DACのディジタル入力から同 じDACのアナログ出力にもたらされるインパルスの測定値です が、DACを更新せずに測定されます。nV-sを単位として表され、 データ・バス上でフルスケール・コードの変化、すなわちオー ル・ゼロからオール1に、またその逆に変化させて測定します。 微分非直線性 微分非直線性は、任意の隣接する2つのコード間の1LSBの変化 分の理論値と実測値の差です。所定の微分非直線性が±1LSBに収 まるとき、単調性が保証されます。 ディジタル・クロストーク ディジタル・クロストークは、一方のDACに対するディジタ ル・コードの変化に起因して他方のコンバータ出力に現れるグリ ッチ・インパルスです。nV-sを単位として表します。 ゼロ・コード誤差 ゼロ・コード誤差は、DACのラッチにゼロ・コード（オール・ ゼロ）がロードされたときに、各DACのVOUTに得られる出力電圧 を測定します。これは、DACおよび出力アンプにおけるオフセッ ト誤差の組合せに起因します。ゼロ・スケール誤差は、LSBを単 位として表します。 アナログ・クロストーク アナログ・クロストークは、一方のDACの出力における変化に 応答して他方のDACの出力に現れる変化です。LSBを単位として 測定します。 電源電圧変動除去比（PSRR） ゲイン誤差 これは、DACのスパン誤差の測定値です。DACの伝達特性のス ロープにおける理論値からの偏差で、フルスケール値のパーセン トとして表されます。フルスケール誤差はこれに含まれますが、 オフセット誤差は含まれません。 これは、電源電圧が変化するとDAC出力にどのような影響が及 ぶかを示します。電源電圧変動除去比は、DACのフルスケール出 力における、VDDの1％の変化当たりの出力変化のパーセンテージ です。VDDは±10％の範囲で変化させます。 ディジタル‐アナログ・グリッチ・インパルス ディジタル‐アナログ・グリッチ・インパルスは、選択した DACで、￣￣￣ LDACを使用してそれを更新し、ディジタル入力の状態 を変化したときに、アナログ出力に現れるインパルスです。通常、 nV-sを単位としたグリッチの面積で示され、最大遷移点において ディジタル・コードを1LSB変化させることによって測定されま す。 −6− REV.0 AD7302 VDD＝5Vおよび3V 内部基準 TA＝＋25℃ DACに16進数00をロード 640 480 VOUT−V VOUT−mV 560 400 320 3.5 3.25 4.84 3.0 4.76 2.75 4.68 4.6 4.52 240 4.44 160 4.36 80 4.28 0 4.2 0 2 4 6 シンク電流−mA 8 図2．V DD＝3V、V DD＝5Vとするときの出 0.4 2 4 6 ソース電流−mA 2.0 VDD＝3V 内部基準 DACレジスタに16進数FFをロード TA＝＋25℃ 1.5 1.25 1.0 8 0 1 IDD−mA 3.0 積分非直線性誤差 0.25 0.2 0.1 1.0 0.05 0.5 5.0 VDD＝3.3V 論理入力＝VHまたはVIL 4.0 3.0 内部基準 論理入力＝VDDまたはGND いずれのDACもアクティブ 0 −50 −25 0 1.0 1.2 1.4 1.6 1.8 2.0 2.2 2.4 2.6 2.8 基準電圧−V 図5．相対精度と外部基準の関係 VDD＝5V 2.0 微分非直線性誤差 8 内部基準を使用 いずれのDACもアクティブ TA＝＋25℃ 6.0 2.5 1.5 7 7.0 4.0 3.5 3 4 5 6 ソース電流−mA 流の供給能力 4.5 0.3 2 図4．V DD＝3Vとするときの出力ソース電 5.0 VDD＝5V TA＝＋25℃ 0.35 0.15 0 2.5 2.25 1.75 流の供給能力 0.5 0.45 VDD＝5V 内部基準 DACレジスタに16進数FFをロード TA＝＋25℃ 図3．V DD＝5Vとするときの出力ソース電 力シンク電流の供給能力 誤差−LSBs 5 4.92 IDD−mA 720 VOUT−V 800 0 25 50 温度−℃ 75 2.0 100 125 図6．代表的な供給電流と温度の関係 論理入力＝VDDまたはGND 1.0 2.5 3.0 3.5 4.0 4.5 VDD−V 5.0 5.5 図7．代表的な供給電流と供給電圧の関係 10 WR 5 0 T 1 PD 減衰−dB −5 2 −10 2 −15 VOUT VOUT −20 −25 VDD＝5V 外部正弦波形基準電圧 DACレジスタに16進数FFをロード TA＝＋25℃ −30 −35 −40 1 10 100 周波数−Hz 1K 3 10K 図8．ラージ・スケール信号周波数応答 REV.0 VDD＝3V 内部基準電圧 フルスケール・コードの変化 （16進数00HからFFHに変化） TA＝＋25℃ CH1 5V、CH2 1V、CH3 20mV 時間軸＝200ns/1マス 図9．フルスケール安定時間 −7− 1 VOUT AD7302のパワー・アップ時間 VDD＝5V 内部基準 DACは、当初パワー・ダウン CH1＝2V/1マス、CH2＝5V/1マス 時間軸＝2μs/1マス 図10．パワー・ダウンからの復帰（フル・ パワー・ダウン） AD7302 10 9 T ゼロ・コード誤差−LSB VDD 11 T 2 VOA T 3 VOB 8 7 VDD＝2.7V∼5.5V DACにはオール・ゼロをロード 内部基準 6 5 4 VOUT DAC B 2 DAC A 0 −50 −25 VDD＝5V 内部基準電圧 5kΩ、100pfの負荷 制限コード範囲（10∼245） TA＝＋25℃ 積分非直線性誤差−LSB 0.4 0.3 0.2 DAC A 0.1 0 −0.1 25 50 温度−℃ 75 100 125 CH1 5.00V、CH2 50.0mV、M 250ns 図13．スモール・スケール安定時間 0.5 0.5 0.4 0.4 0.3 0.2 微分非直線性誤差−LSB 0.5 2 0 図12．ゼロ・コード誤差と温度の関係 積分非直線性誤差−LSB 図11．パワー・オン−リセット VDD＝5V 内部基準電圧 0.1 0 −0.1 DAC B 0.2 0.1 VDD＝5V 内部基準電圧 0 −0.2 −0.3 −0.3 0.3 −0.1 −0.2 −0.2 VDD＝5V 内部基準電圧 10LSBステップで変更 TA＝＋25℃ 3 1 CH1 5.00V CH2 5.00V M20.0ms CH1 CH3 5.00V WR 1 −0.3 −0.4 −0.4 −0.4 −0.5 −0.5 −60 −40 −20 0 20 40 60 80 100 120 140 温度−℃ −0.5 −60 −40 −20 0 20 40 60 80 100 120 140 温度−℃ 図15．代表的な積分非直線性誤差と温度の 関係 図16．代表的な微分非直線性と温度の関係 64 96 128 160 192 224 256 入力コード（10∼245） 図14．積分直線性 1.0 1000 VDD＝5V 900 0.8 パワー・ダウン電流−nA 32 内部基準誤差−±％ 0 0.6 0.4 0.2 VDD＝5V 論理入力＝VDDまたはGND 800 700 600 500 400 300 200 100 0 −50 −25 0 −60 −40 −20 0 20 40 60 80 100 120 140 温度−℃ 図17．代表的な内部基準誤差と温度の関係 0 25 50 75 温度−℃ 100 125 図18．パワー・ダウン電流と温度の関係 −8− REV.0 AD7302 概要 D/Aセクション AD7302は、デュアル電圧出力の8ビット・ディジタル‐アナロ グ・コンバータです。アーキテクチャは、基準アンプ、電流源 DACおよびそれに続く、DAC出力に関してレール‐レール電圧を 生成する電流‐電圧コンバータから構成されています。図19に、 基本的なDACの構成のブロック図を示します。 AD7302 VDD 30kΩ REFIN 基準 アンプ ＋ 11.7kΩ 電流DAC − I/V ＋ − 11.7kΩ VO A/B 30kΩ 図19．DACの構成 DAC AおよびDAC Bのいずれの出力も内部的にバッファされ、 それぞれの出力バッファ・アンプは、レール‐レール出力特性を 備えています。出力アンプは、グラウンドに対して100pFの容量を 伴う、VDDならびにグラウンドのそれぞれに対する10kΩの負荷を 並列に駆動することができます。DAC用の基準としては、VDDから 内部的に生成される基準またはREFINピン経由で印加される外部 基準の選択が可能です。選択された基準電圧が内部生成の基準で あるか、REFINピンに印加された電圧であるかは、REFINピン上に あるコンパレータが判断します。REFINにVDDを接続すると、選択 電圧が内部で生成されるVDD/2の基準電圧になります。外部から REFINに印加する電圧がVDDより低く、その差が1Vを超えていると きは、コンパレータがREFINピンに外部から印加された電圧に選 択を切換えます。外部基準電圧の範囲は、1.0V∼VDD/2となってい ます。出力電圧は、いずれのDACにおいても次式で与えられます。 VoA/B＝2×VREF×（N/256） 但し： VREF は、REFINに外部から印加された電圧またはVDD/2（内 部基準選択時）です。 N は、DACレジスタにロードされたコードの10進数表現で、 0∼255の値になります。 内部基準は、REFINピンにVDDを接続すると選択されます。外 部基準を使用する場合は、基準電圧を直接REFINピンに印加しま す。このとき印加した電圧が1Vを超えてVDDより低ければ、内部 回路がDAC用の基準ソースとしてこの外部印加基準を選択しま す。 ディジタル・インターフェース AD7302にはパラレル・インターフェースが備わり、このデュ アルDACと、業界標準のマイクロプロセッサ、マイクロコントロ ーラ、およびDSPとのインターフェースを可能にしています。こ のパラレル・インターフェースでは、2つのモードでDAC出力を 更新するための構成が得られます。同時更新モードでは、両方の DAC出力を同時に更新することができます。自動更新モードでは、 各DACが書込みサイクルに続いて個別に更新されます。このディ ジタル・インターフェースに関連する内部ロジックを図21に示し ました。PON STRB信号は、パワー・オン・リセット回路で内部 生成される、パワー・アップ・プロシージャのパワー・オン・リ セット段階の間LOレベルに維持される信号です。 CLR CLR PON STRB CLEAR SET SLE DAC A コントロール LDAC ・ロジック DAC A SEL ENABLE LDAC A/B CLEAR SET SLE DAC B コントロール LDAC ・ロジック DAC B SEL ENABLE CS WR DB7-DB0 入力 レジスタ 8 VDD ＋ REFIN コンパレータ MLE SLE A/B CS WR LDAC CLR − EXT REF INT REF MUX コントロール ・ロジック 4 4∼15 デコーダ 15 4 4∼15 デコーダ 15 DAC レジスタ 15 DAC レジスタ 15 ドライバ ドライバ 30 下位ニブル 選択された基準出力 図22．レジスタ配列 図20．基準選択回路 REV.0 −9− MLE B SLE B AD7302は、DAC出力の同時更新を可能にするため、ダブル・ バ ッ フ ァ ー ド ・ イ ン タ ー フ ェ ー ス を 備 え て い ま す。 図 2 2 は 、 AD7302内のレジスタ配列を示すブロック図です。 AD7302には、REFINピン経由で印加される外部基準と、VDDか ら内部的に生成する基準の使用を可能にする機能が備わっていま す。図20に、内部生成のVDD/2基準と外部印加基準を選択する基 準入力の構成を示します。 INT REF SLE A 図21．ロジック・インターフェース 基準 VTH PMOS MLE A 30 上位ニブル AD7302 自動更新モード パワー・オン・リセット このモードのオペレーションでは、￣￣￣ LDAC信号をLOレベルに固 ￣ 定します。￣￣￣ LDACの状態は、￣ WRの立上りエッジでサンプリングさ ￣ れます。￣￣￣ LDACがLOレベルに固定されていると、￣ WRの立上りエ AD7302には、パワー・アップ時の出力の安定性を確保するた めのパワー・オン・リセット回路が備わっています。この回路は、 DACに対する書込みが開始されるまで、DACをリセット状態に保 ちます。リセット状態では、各DACのレジスタにオール・ゼロが ラッチされ、DACレジスタがトランスペアレント・モードになる ため、DACは、書込みが開始されるまでいずれもグラウンド電位 を維持します。パワー・オン・リセット回路は、ロジック内でパ ワー・オン状態の識別に使用されるPON STRB信号を生成しま す。 ッジで選択DACレジスタの自動更新が可能になります。出力の更 ￣ 新は、￣ WRの立上りエッジで行われます。図23は、自動更新モー ドのオペレーションに関連するタイミング、およびこのフレーム の間の各種レジスタの状態を示しています。 A/B パワー・ダウン機能 CS WR D7-D0 LDAC＝0 I/P REG（MLE） HOLD TRACK HOLD DAC REG（SLE） TRACK HOLD TRACK VOUT 図23．自動更新モードのタイミングとレジスタの状態 同時更新モード AD7302は、パワー・ダウン機能を備えています。この機能は、 ￣ 外部￣ PDピンを使用して具体化され、アクティブ・LO信号によっ てDAC全体がパワー・ダウン・モードに入ります。パワー・ダウ ン・モードでは、25℃におけるデバイスの消費電流が1μA以下に 抑えられ、それを超える温度においても2μA以下に抑えられるの で、バッテリ駆動のポータブル装置での使用に非常に適したデバ イスとなっています。パワー・ダウンがアクティブになると、基 準バイアス・サーボ・ループおよび出力アンプが、関連する線形 回路とともにパワー・ダウンされるだけでなく、リファレンス・ レジスタが開放されてさらに消費電力が抑制されます。パワー・ ダウン・モードにおいては、図25からわかるように、出力の負荷 がGNDに対して約23kΩになります。データ・レジスタの内容は、 パワー・ダウン・モードによる影響を受けません。なお、パワ ー・ダウン・モードからの復帰は、通常約13μsです（図10参照）。 このモードのオペレーションでは、￣￣￣ LDAC信号が両方のDAC出 ￣ 力の更新に使用されます。￣￣￣ LDACの状態は、￣ WRの立上りエッジで サンプリングされます。￣￣￣ LDACがHIレベルであれば自動更新モー ドがディスエーブルされ、書込み後、随時￣￣￣ LDACをLOレベルに転 じることによって、両方のDACラッチを更新することができます。 この出力の更新は、￣￣￣ LDACの立下がりエッジで行われます。￣￣￣ LDAC をLOレベルに転じた後は、次のデータ伝送が開始される前にHI レベルに戻さなければなりません。図24は、同時更新モードのオ ペレーションに関連するタイミング、およびこのフレームの間の 各種レジスタの状態を示しています。 11.7kΩ VDD IDAC − 11.7kΩ ＋ VREF 図25．パワー・ダウン中の出力段 A/B アナログ出力 CS WR D7-D0 LDAC I/P REG（MLE） DAC REG（SLE） HOLD TRACK HOLD HOLD TRACK HOLD VOUT AD7302には、分解能8ビット、レール‐レール・オペレーショ ンを備える独立した電圧出力DACが2つ含まれています。出力バ ッファがもたらす出力のゲインは2です。出力アンプのソースと シンクの供給能力を図2∼図4に示しました。出力アンプのスル ー・レートは通常7.5V/μsで、また100pFの容量性負荷を伴う場 合は、通常は1.2μs以内に8ビットのフルスケールの安定が得られ ます。 DACに対する入力コードはストレート・バイナリです。AD7302 のバイナリ伝達関数について表Iにまとめました。また図26は、バ イナリ・コードに関するDACの伝達関数を示しています。伝達関 数は、いずれのDACの出力電圧も次式で表すことができます。 VOUT＝2×VREF（N/256） 図24．同時更新モードのタイミングとレジスタの状態 ここで、 N は、DACレジスタにロードされたバイナリ・コードの10 進数表現で、0∼255の値になります。 −10− REV.0 AD7302 VREF は、REFINに外部から印加された電圧（外部基準選択時） またはVDD/2（内部基準選択時）です。 VDD＝3∼5V 0.1μF 10μF 表I．選択入力コードに対応する出力電圧 ディジタル入力 MSB...LSB アナログ出力 1111 1111 1111 1110 1000 0001 1000 0000 0111 1111 0000 0001 0000 0000 2×255/256×VREF V 2×254/256×VREF V 2×129/256×VREF V VREF V 2×127/256×VREF V 2×VREF/256V 0V VDD AGND DGND VOUTA VOUTA REF IN AD7302 CLR PD D7-D0 A/B CS WR LDAC データ・バス コントロール入力 VOUTB VOUTB VDD 図27．内部基準選択時の典型的な構成 DAC出力電圧 2.VREF 図28に、外部基準を使用するときの典型的なAD7302のセット アップを示します。AD7302の基準電圧範囲は1V∼VDD/2Vです。 これより高い基準電圧を組込むことも可能ですが、伝達関数の上 端と下端が飽和してしまいます。AD7302には入出力間に2倍のゲ イ ン が あ り ま す 。 5 Vオ ペ レ ー シ ョ ン 用 の 外 部 基準 と し て は、 AD780とREF192が適しています。また、3Vオペレーション用の 外部基準としては、AD589の1.23Vのバンドギャップ基準が適して いるでしょう。 VREF 0 VDD＝3∼5V 0.1μF 10μF DAC 入力コード 00 01 7F 80 81 FE FF 図26．DACの伝達関数 外部基準 図27は、内部基準を使用するときの典型的なAD7302のセット アップを示しています。内部基準は、REFINピンとVDDを接続す ることによって選択します。基準セクション内部には、REFINピ ンに接続された電圧に基づく内部VDD/2を選択する基準検出回路 が備わっています。この回路は、REFINがVDDからPMOSデバイ スのスレッショルド電圧（約1V）以内にあれば、内部基準を選択 します。REFINがVDDより低く、その差が1Vを超えるときは、こ のピンに印加された電圧がDAC用の基準として用いられます。 AD7302の内部基準はV DD/2で、AD7302内にある電流‐電圧コン バータが出力を2倍にします。したがって表Iに基づき、DACの出 力電圧範囲は、0V∼VDD Vとなります。 REV.0 VDD VIN −11− VOUTA REF IN VOUT 0.1μF GND VDD＝5Vの場合： AD780/REF192 VDD＝3Vの場合： AD589 AGND DGND VOUTA AD7302 CLR PD D7-D0 A/B CS WR LDAC データ・バス コントロール入力 VOUTB VDD 図28．外部基準使用時の典型的な構成 VOUTB AD7302 マイクロプロセッサ・インターフェース AD7302−ADSP-2101/ADSP-2103インターフェース A15 アドレス・バス A0 図29は、AD7302とADSP-2101/ADSP-2103のインターフェース を示しています。ADSP-2101/ADSP-2103とのインターフェースは、 AD7302の高速インターフェース・タイミングによって容易に得 られます。 A** IS A/B EN アドレス ・デコーダ TMS32020 CS A＋1** STRB R/W WR DB7 DMA14 DMA0 アドレス・バス A** DMS ADSP-2101*/ ADSP-2103* AD7302* LDAC EN アドレス ・デコーダ DB0 A/B CS A＋1** WR DMD15 データ・バス DMD0 AD7302* * 図示簡素化のため、不要な回路を省略しています。 ** DAC A用にアドレスAをデコード DAC B用にアドレスA＋1をデコード LDAC WR DB7 図30．AD7302−TMS32020インターフェース DB0 DMD15 DMD0 データ・バス * 図示簡素化のため、不要な回路を省略しています。 ** DAC A用にアドレスAをデコード DAC B用にアドレスA＋1をデコード 図29．AD7302−ADSP-2101/ADSP-2103インターフェース DAC AまたはDAC Bを選択するために、デコーダによって2つ のアドレスがデコードされます。この回路では、￣￣￣ LDACがLOレベ ￣ ルに固定されているので、選択されたDACの出力が￣ WR信号の立 上りエッジで更新されます。 AD7302の入力レジスタに対するデータのロードは、次に示す ADSP-21xx命令を使用して行います。 DM（DAC）＝MR0 MR0＝ADSP-21xxのMR0レジスタ DAC＝復号DACアドレス 図示の回路では、￣￣￣ LDACがハード的にLOレベルに固定されてい ￣ るので、選択されたDACの出力が￣ WR信号の立上りエッジで更新 されます。アプリケーションによってはAD7302に備わる2つの DACを同時に更新する必要が生じることがあります。その場合は、 ￣￣￣ LDACを外部タイマにより、あるいはマイクロプロセッサにより コントロールします。同時更新のオプションの1つに、アドレ ス・バスから￣￣￣ LDACをデコードし、このアドレスの書込みオペレ ーションで両方のDACの出力を更新する方法もあります。これを 具体化するときは、簡単なORゲートを備えて、一方の入力をデ ￣ コードされたアドレスから駆動し、他方の入力を￣ WR信号から駆 動します。 AD7302−8051/8088インターフェース 図31に、AD7302と8051/8088のシリアル・インターフェースを 示します。アドレス・デコーダは、DAC A用のアドレスとDAC B 用のアドレスのデコードに使用されます。 A15 図30は、AD7302とTMS32020のインターフェースを示していま す。アドレス・デコーダは、DAC A用のアドレスとDAC B用のア ドレスのデコードに使用されます。データのロードには、次に示 す命令を使用します。 アドレス・バス A8 AD7302−TMS32020インターフェース A** PSEN OR DEN EN アドレス ・デコーダ CS A＋1** WR ALE AD7302* WR LDAC 8051/8088 OUT DAC,D A/B 8ビットの ラッチ DB7 DB0 DAC＝復号DACアドレス D＝データ・メモリのアドレス AD7 AD0 アドレス／データ・バス * 図示簡素化のため、不要な回路を省略しています。 ** DAC A用にアドレスAをデコード DAC B用にアドレスA＋1をデコード 図31．AD7302−8051/8088インターフェース −12− REV.0 AD7302 アプリケーション AD7302を使用したバイポーラ・オペレーション AD7302 DATA BUS AD7302は、単一供給オペレーション用に設計されていますが、 図32に示す回路を用いればバイポーラ・オペレーションも可能で す。ここに示した回路により、−5V＜Vo＜＋5Vの出力範囲が得 られます。アンプ出力におけるレール‐レール・オペレーション は、AD820またはOP295を出力アンプとして使用することにより 達成することができます。 任意の入力コードに対する出力電圧は、次のようにして算出さ れます。 CS WR D0 D8 WR VDD ENABLE 1G CODED ADRESS 1A 1B VCC CS WR D0 D8 1Y1 1Y2 74HC139 1Y3 DGND R4 20kΩ R3 10kΩ VDD GND VDD＝5Vの場合： AD780/REF192 VDD＝3Vの場合： AD589 CS WR D0 D8 ＋5V VOUTB LDAC VOUTA VOUTB LDAC AD820/ − OP295 ＋ ±5V −5V REF IN AD7302 VOUTA AGND DGND R1 10kΩ R2 20kΩ ディジタル・プログラマブル・ウィンドウ検知器としての AD7302 AD7302の2つのDACを使用した、ディジタル的にプログラム可 能な上下限検知器を図34に示します。テストに使用する上限と下 限をDAC AとDAC Bにロードすると、CMP04のリミットがセット されます。V IN入力の信号がプログラムしたウィンドウから外れ るとLEDが点灯して異常が知らされます。 ＋5V 0.1μF 10μF VIN 1kΩ FAIL 図32．AD7302を使用したバイポーラ・オペレーション VDD PD D7 システム内の複数のAD7302のデコード D0 ￣ AD7302の￣ CSピンは、複数のDACをデコードするときに使用す ることができます。このときは、システム内のすべてのDACが同 ￣ じ入力データを受け取りますが、一度にアクティブになる￣ CSが1 つのDACに対するものだけであるため、システム内の2つのチャ ネルへのアクセスが可能になります。ここでは、システム内の任 意のDACにアドレスする2‐4ライン・デコーダとして、74HC139 を使用します。タイミング誤差の発生を回避するため、コード化 されたアドレスの状態が変化する間、イネーブル入力を非アクテ ィブ状態とします。システム内の複数のAD7302をデコードする ための典型的なセットアップを図33に示しました。システムのパ ワー・アップ中は、AD7302の組込みパワー・オン・リセット回 路によって、すべてのDACの出力は0ボルトとなります。 REV.0 VOUTA 図33．システム内の複数のAD7302のデコード 0.1μF 10μF 0.1μF VOUTB LDAC AD7302 VDD＝5V VOUT VOUTA AD7302 CS WR D0 D8 ここで、 Dは、DACレジスタにロードされたコードの10進数表現、 VREFは、基準電圧入力です。 VREF＝2.5V、R1＝R3＝10kΩ、R2＝R4＝20kΩ、VDD＝5V の場合は、 VOUT＝（10×D/256）−5V となります。 外部基準 VOUTB LDAC AD7302 1Y0 VO＝［（ 1 ＋ R 4 / R 3 ）×（ R 2 / （ R 1 ＋ R 2 ）×（ 2 × V R E F × D/256）］−R4×VREF/R3 VIN VOUTA −13− A/B CS WR DVDD REFIN ＋ AD7302 VOUTA − PASS/FAIL ＋ VOUTB − 1/6 74HC05 CLR LDAC DGND AGND 1/2 CMP04 図34．プログラマブル・ウィンドウ検知器 1kΩ PASS AD7302 プログラマブル電流源 VDD＝5V 図35に、プログラマブル電流源としてAD7302を使用する応用 例を示します。この回路では、フルスケールの電流が1mAにセッ トされています。DACからの出力電圧は、470Ωのフルスケー ル・セッティング抵抗と直列に接続された4.7kΩの電流セッティ ング抵抗に印加されます。アンプのフィードバック・ループ内に 挿入するトランジスタとしては、BC107または2N3904が適切で、 これにより最小で6VのVSOURCEを用いてこの電流源を動作させる ことが可能になります。動作範囲は、トランジスタの動作特性に よって決定されます。アンプにはAD820やOP295が好ましく、い ずれも出力のレール‐レール・オペレーションを備えています。 任意のディジタル入力コードに対する電流は、次式を用いて算出 することができます。 0.1μF 10μF R4 390Ω R3 51.2kΩ VIN AD820/ OP295 VDD 外部基準 REF IN VOUT GND VOUTA 0.1μF AD7302 VOUTB VDD＝5Vの場合： AD780/REF192 VDD＝3Vの場合： AD589 AGND DGND ＋5V − VOUT ＋ R1 390Ω R2 51.2kΩ 図36．粗／微調整回路 I＝2×VREF×D/（5E＋3×256）mA 電源のバイパスと接地 VDD＝5V 0.1μF 10μF VIN VSOURCE VDD 外部基準 REF IN VOUT ＋5V 0.1μF GND VDD＝5Vの場合： AD780/REF192 VOUTA AD7302 AGND DGND LOAD ＋ AD820/ OP295 − 4.7kΩ 470Ω 図35．プログラマブル電流源 AD7302を使用した粗調整と微調整 図36に示すようにAD7302に備わるDACをペアとして使用し、 粗調整と微調整の機能を得ることができます。この回路において は、DAC Aを粗調整に、DAC Bを微調整に使用しています。R1と R2の比を変化させれば、回路内の粗調整と微調整の相対的な効果 が変化します。図示の抵抗値の場合、VDDが5V、基準電圧が2.5V のとき、DAC Bの分解能は148μVとなり、これは、約2LSBの微 調整レンジに相当します。図示のアンプは、出力電圧のレール‐ レール・オペレーションの達成を可能にします。このような回路 の代表的な応用例としては、セットポイント・コントローラがあ ります。 精度が重要になる回路においては、電源とグラウンド・リター ンを慎重にレイアウトすることによって所定の性能を確保するこ とができます。AD7302がマウントされるプリント基板は、アナ ログ・セクションとディジタル・セクションを分離して基板の特 定エリアに構成するような設計とします。複数のデバイスが AGNDからDGNDへの接続を必要とするシステム内でAD7302を 使用する場合は、AD7302にできる限り接近した1点でスター接続 を行います。AD7302には、電源ライン上のできる限りパッケー ジに近い位置、理想的にはデバイスの直上に、0.1μFと並列させ て10μFの充分な大きさの電源バイパスを備えます。この10μFの キャパシタは、タンタル・ビード・タイプとします。0.1μFのキ ャパシタには、有効直列抵抗（ESR）と有効直列インダクタンス （ESI）が低い、一般的なセラミック・タイプ等のキャパシタを使 用します。これにより高い周波数に対してグラウンドとの間に低 いインピーダンス・パスを作り、内部ロジックのスイッチングに 起因する過渡電流を処理することができます。 AD7302の電源ラインには、可能な限り大きなトレースを使用 し、低いインピーダンス・パスを実現するとともに電源ライン上 のグリッチの影響を抑えます。クロック等の高速スイッチング信 号は、ディジタル・グラウンドによってシールドし、基板上の他 の部品へのノイズの輻射を回避します。また、このような信号は、 基準入力の近くを避けなければなりません。さらにディジタル信 号とアナログ信号の交差を回避します。基板の両側のトレースは、 互いに直交させます。これによって基板を経由するフィードスル ーの影響を抑えることができます。現在のところマイクロストリ ップ技術が最良ですが、両面基板で常に使用できるわけではあり ません。この技術では、基板のコンポーネント側がグラウンド面 に割当てられ、信号トレースがハンダ面に配置されます。 −14− REV.0 AD7302 外形寸法 寸法はインチと（mm）で示します。 20ピン・プラスチックDIP （N-20） 1.060（26.90） 0.925（23.50） 20 11 0.280（7.11） 10 0.240（6.10）0.325（8.25） 0.300（7.62）0.195（4.95） 0.115（2.93） 0.060（1.52） 0.015（0.38） 1 ピン1 0.210（5.33） MAX 0.130 （3.30） MIN 0.160（4.06） 0.115（2.93） 0.022（0.558） 0.100 0.070（1.77） 装着面 0.014（0.356）（2.54） 0.045（1.15） BSC 0.015（0.381） 0.008（0.204） 20ピンSO （R-20） 20 11 1 10 0.2992（7.60） 0.2914（7.40） 0.4193（10.65） 0.3937（10.00） 0.5118（13.00） 0.4961（12.60） 0.0291（0.74）×45° 0.0098（0.25） 0.1043（2.65） 0.0926（2.35） ピン1 0.0118（0.30） 0.0500 0.0192（0.49）装着面 0.0040（0.10） （1.27）0.0138（0.35） BSC 8°0.0500（1.27） 0.0125（0.32）0°0.0157（0.40） 0.0091（0.23） 20ピンTSSOP （RU-20） 20 11 1 10 0.256（6.50） 0.246（6.25） 0.177（4.50） 0.169（4.30） 0.260（6.60） 0.252（6.40） 0.006（0.15） ピン1 0.002（0.05） 装着面 REV.0 0.0433 （1.10） MAX 8° 0.028（0.70） 0.0256 0.0118（0.30） 0° 0.020（0.50） （0.65） 0.0075（0.19） 0.0079（0.20） 0.0035（0.090） BSC −15− D146-2.7-1/98,1A この取扱説明書はエコマーク認定の再生紙を使用しています。 REV.0
