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11 Main Memory Controller
89
11.1 Lifetime of a memory transaction . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 89
11.2 Remapping controller . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 91
11.3 Memory controller TLB . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 92
11.4 MC-based prefetching
. . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
11.5 Initialization and statistics . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 95
12 DRAM Backend
97
VI