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UM10211
NXP Semiconductors
Chapter 32: Supplementary information
9.8.3
9.8.4
9.9
9.9.1
9.9.2
9.9.3
9.9.4
9.9.5
9.9.6
State : 0x50. . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0x58. . . . . . . . . . . . . . . . . . . . . . . . . .
Slave Receiver states . . . . . . . . . . . . . . . . . .
State : 0x60. . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0x68. . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0x70. . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0x78. . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0x80. . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0x88. . . . . . . . . . . . . . . . . . . . . . . . . .
450
450
451
451
451
451
451
452
452
9.9.7
9.9.8
9.9.9
9.10
9.10.1
9.10.2
9.10.3
9.10.4
9.10.5
455
455
456
457
4.5
458
4.8
458
4.9
459
4.10
State : 0x90 . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0x98 . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0xA0 . . . . . . . . . . . . . . . . . . . . . . . . .
Slave Transmitter States . . . . . . . . . . . . . . .
State : 0xA8 . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0xB0 . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0xB8 . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0xC0 . . . . . . . . . . . . . . . . . . . . . . . . .
State : 0xC8 . . . . . . . . . . . . . . . . . . . . . . . . .
452
452
452
453
453
453
453
453
454
Chapter 20: I2S
1
2
3
4
4.1
4.2
4.3
4.4
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . .
Description . . . . . . . . . . . . . . . . . . . . . . . . . . .
Pin descriptions . . . . . . . . . . . . . . . . . . . . . . .
Register description . . . . . . . . . . . . . . . . . . .
Digital Audio Output Register (I2SDAO 0xE008 8000) . . . . . . . . . . . . . . . . . . . . . . . .
Digital Audio Input Register (I2SDAI 0xE008 8004) . . . . . . . . . . . . . . . . . . . . . . . .
Transmit FIFO Register (I2STXFIFO 0xE008 8008) . . . . . . . . . . . . . . . . . . . . . . . .
Receive FIFO Register (I2SRXFIFO 0xE008 800C). . . . . . . . . . . . . . . . . . . . . . . .
459
4.6
4.7
5
6
Status Feedback Register (I2SSTATE 0xE008 8010). . . . . . . . . . . . . . . . . . . . . . . .
DMA Configuration Register 1 (I2SDMA1 0xE008 8014). . . . . . . . . . . . . . . . . . . . . . . .
DMA Configuration Register 2 (I2SDMA2 0xE008 8018). . . . . . . . . . . . . . . . . . . . . . . .
Interrupt Request Control Register (I2SIRQ 0xE008 801C) . . . . . . . . . . . . . . . . . . . . . . .
Transmit Clock Rate Register (I2STXRATE 0xE008 8020). . . . . . . . . . . . . . . . . . . . . . . .
Receive Clock Rate Register (I2SRXRATE 0xE008 8024). . . . . . . . . . . . . . . . . . . . . . . .
I2S transmit and receive interfaces . . . . . . .
FIFO controller . . . . . . . . . . . . . . . . . . . . . . .
459
460
460
460
461
461
461
462
Chapter 21: Timer 0, 1, 2, 3
1
2
3
4
4.1
5
5.1
5.2
5.3
5.4
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
Applications . . . . . . . . . . . . . . . . . . . . . . . . . . 465
Description . . . . . . . . . . . . . . . . . . . . . . . . . . . 465
Pin description . . . . . . . . . . . . . . . . . . . . . . . . 465
Multiple CAP and MAT pins . . . . . . . . . . . . . 466
Register description . . . . . . . . . . . . . . . . . . . 466
Interrupt Register (T[0/1/2/3]IR - 0xE000 4000,
0xE000 8000, 0xE007 0000, 0xE007 4000) . 468
Timer Control Register (T[0/1/2/3]CR 0xE000 4004, 0xE000 8004, 0xE007 0004,
0xE007 4004) . . . . . . . . . . . . . . . . . . . . . . . . 468
Count Control Register (T[0/1/2/3]CTCR 0xE000 4070, 0xE000 8070, 0xE007 0070,
0xE007 4070) . . . . . . . . . . . . . . . . . . . . . . . . 468
Timer Counter . . . . . . . .registers (T0TC - T3TC,
0xE000 4008, 0xE000 8008, 0xE007 0008,
0xE007 4008) . . . . . . . . . . . . . . . . . . . . . . . . 469
5.5
6
7
Prescale register (T0PR - T3PR, 0xE000 400C,
0xE000 800C, 0xE007 000C, 0xE007 400C) 470
Prescale Counter register (T0PC - T3PC,
0xE000 4010, 0xE000 8010, 0xE007 0010,
0xE007 4010). . . . . . . . . . . . . . . . . . . . . . . . 470
Match Registers (MR0 - MR3) . . . . . . . . . . . 470
Match Control Register (T[0/1/2/3]MCR 0xE000 4014, 0xE000 8014, 0xE007 0014,
0xE007 4014). . . . . . . . . . . . . . . . . . . . . . . . 470
Capture Registers (CR0 - CR3) . . . . . . . . . . 471
Capture Control Register (T[0/1/2/3]CCR 0xE000 4028, 0xE000 8028, 0xE007 0028,
0xE007 4028). . . . . . . . . . . . . . . . . . . . . . . . 471
External Match Register (T[0/1/2/3]EMR 0xE000 403C, 0xE000 803C, 0xE007 003C,
0xE007 403C) . . . . . . . . . . . . . . . . . . . . . . . 473
Example timer operation . . . . . . . . . . . . . . . 474
Architecture . . . . . . . . . . . . . . . . . . . . . . . . . . 474
2
Applications. . . . . . . . . . . . . . . . . . . . . . . . . . 476
5.6
5.7
5.8
5.9
5.10
5.11
Chapter 22: Watchdog Timer (WDT)
1
Features . . . . . . . . . . . . . . . . . . . . . . . . . . . . . 476
continued >>
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Rev. 01 — 6 July 2007
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