Download MC56F8300UM 56F8300 Peripheral User Manual

Phase Locked Loop
Table 5-4. Legal PLL Settings for 56F8100 Family1
PLL Input Config.
PLLCID
Prescaler
0
1
SYS_CLK Operating Frequency (MHz)
PLLDB2
PLL
FOUT
(MHz)
Postscaler=1
(PLLCOD=0)
Postscaler=2
(PLLCOD=1)
Postscaler=4
(PLLCOD=2)
Postscaler=8
(PLLCOD=3)
19
160
40.000
20.000
10.000
5.000
0
1
20
168
21.000
10.500
5.250
0
1
21
176
22.000
11.000
5.500
0
1
22
184
23.000
11.500
5.750
0
1
23
192
24.000
12.000
6.000
0
1
24
200
25.000
12.500
6.250
0
1
25
208
26.000
13.000
6.500
0
1
26
216
27.000
13.500
6.750
0
1
27
224
28.000
14.000
7.000
0
1
28
232
29.000
14.500
7.250
0
1
29
240
30.000
15.000
7.500
0
1
30
248
31.000
15.500
7.750
0
1
31
256
32.000
16.000
8.000
1
2
39
160
20.000
10.000
5.000
40.000
1
2
40
164
20.500
10.250
5.125
1
2
41
168
21.000
10.500
5.250
1
2
42
172
21.500
10.750
5.375
1
2
43
176
22.000
11.000
5.500
1
2
44
180
22.500
11.250
5.625
1
2
45
184
23.000
11.500
5.750
1
2
46
188
23.500
11.750
5.875
1
2
47
192
24.000
12.000
6.000
1
2
48
196
24.500
12.250
6.125
1
2
49
200
25.000
12.500
6.250
1
2
50
204
25.500
12.750
6.375
1
2
51
208
26.000
13.000
6.500
1
2
52
212
26.500
13.250
6.625
1
2
53
216
27.000
13.500
6.750
1
2
54
220
27.500
13.750
6.875
1
2
55
224
28.000
14.000
7.000
1
2
56
228
28.500
14.250
7.125
1
2
57
232
29.000
14.500
7.250
1
2
58
236
29.500
14.750
7.375
1
2
59
240
30.000
15.000
7.500
1
2
60
244
30.500
15.250
7.625
1
2
61
248
31.000
15.500
7.750
1
2
62
252
31.500
15.750
7.875
1
2
63
256
32.000
16.000
8.000
1
2
64
260
32.500
16.250
8.125
On-Chip Clock Synthesis (OCCS), Rev. 10
Freescale Semiconductor
Preliminary
5-15